CN102110693B - 薄膜晶体管阵列面板 - Google Patents

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Abstract

本发明提供了一种薄膜晶体管阵列面板，所述薄膜晶体管阵列面板包括：栅极线；栅极绝缘层，覆盖栅极线；半导体层，设置在栅极绝缘层上；数据线和漏极，设置在半导体层上。数据线和漏极具有双层结构，所述双层结构包括下层和上层，并且下层具有突出到上层外部的第一部分，半导体层具有突出到下层的边缘外部的第二部分。

Description

薄膜晶体管阵列面板
技术领域
本发明的示例性实施例涉及一种薄膜晶体管阵列面板及其制造方法。
背景技术
通常，薄膜晶体管(TFT)阵列面板被用作用于在液晶显示器或有机电致发光(EL)显示装置中独立地驱动像素的电路板。薄膜晶体管阵列面板包括传输扫描信号的扫描信号线或栅极线、传输图像信号的图像信号线或数据线、连接到栅极线和数据线的薄膜晶体管以及连接到薄膜晶体管的像素电极。
薄膜晶体管包括作为栅极布线的一部分的栅极、形成沟道的半导体层、作为数据布线的一部分的源极以及漏极。薄膜晶体管是根据通过栅极线传输的扫描信号来控制通过数据线传输到像素电极的图像信号的开关元件。
为了减少在形成薄膜晶体管阵列面板时使用掩模的工艺的数量，可利用一个掩模形成数据线和半导体层。即，数据线的侧壁和半导体层的侧壁彼此一致。然而，当蚀刻数据线层的金属时，由于倾斜的增大，数据线的侧壁和半导体层的侧壁彼此不一致，这会导致半导体层从数据线突出。
随着在工艺中引入四掩模结构来简化TFT-LCD面板生产并降低成本，会长期出现屏幕显示缺陷(即，瀑布)。在背光打开时，由于暴露到数据布线外部的半导体层作为导体，使得半导体层与像素电极形成电容性结构，从而在背光的调整下产生从显示器的顶部连续地流向底部的竖直线，所以出现瀑布问题。
该背景技术部分中公开的上述信息是为了增加对本发明的背景技术的理解，它可包括未形成为本领域普通技术人员已知的现有技术的部分的信息。
发明内容
本发明的示例性实施例用于使半导体层从数据线的侧壁的突出最小化以防止屏幕劣化。
将在下面的描述中阐述本发明的附加特征，将通过描述而使本发明的附加特征部分地清楚，或者可通过实践本发明来了解。
本发明的示例性实施例公开了一种薄膜晶体管阵列面板，所述薄膜晶体管阵列面板包括：栅极线；栅极绝缘层，覆盖栅极线；半导体层，设置在栅极绝缘层上；数据线和漏极，设置在半导体层上。数据线和漏极均包括双层结构，所述双层结构包括下层和上层，下层包括突出到上层的边缘外部的第一部分。半导体层包括突出到数据线和漏极分别包括的下层的边缘外部的第二部分。
本发明的示例性实施例还公开了一种制造薄膜晶体管阵列的方法，该方法包括以下步骤：在绝缘基底上形成包括栅极的栅极线；形成覆盖栅极线的栅极绝缘层；在栅极绝缘层上顺序地沉积非晶硅层、第一金属层和第二金属层；在第二金属层上形成包括第一区和第二区的第一感光膜图案，第二区比第一区厚；利用第一感光膜图案作为掩模一起蚀刻第二金属层和第一金属层；利用第一感光膜图案作为掩模蚀刻非晶硅层；对第一感光膜图案执行回蚀以形成第二感光膜图案；利用第二感光膜图案作为掩模湿蚀刻第二金属层以形成漏极和数据线的上层；利用第二感光膜图案作为掩模干蚀刻第一金属层以形成漏极和数据线的下层；利用第二感光膜图案作为掩模干蚀刻非晶硅层以形成半导体层。每个下层包括突出到上层的边缘外部的第一部分，半导体层包括突出到下层的边缘外部的第二部分。
应该理解的是，前述的一般描述和下面的详细描述都是示例性和解释性的，并意图提供对所要求保护的本发明的进一步解释。
附图说明
包括附图来提供对本发明的进一步的理解，附图包含在本说明书中并构成本说明书的一部分，附图示出了本发明的实施例并与描述一起用于解释本发明的原理。
图1是根据本发明的示例性实施例的薄膜晶体管阵列面板的一个像素的布局图。
图2是沿图1的线II-II截取的剖视图。
图3、图4、图5、图6、图7、图8、图9、图10和图11是沿图1的线II-II截取的示出根据本发明示例性实施例的薄膜晶体管阵列面板的制造方法的剖视图。
图12是根据本发明的示例性实施例的薄膜晶体管阵列面板的俯视图。
图13示出了图12中示出的第一区至第九区中的每个区的剖面的照片。
具体实施方式
下面参照附图更充分地描述本发明，在附图中示出了本发明的实施例。然而，本发明可以以许多不同的形式实施，而不应理解为局限于这里阐述的实施例。相反，提供这些实施例使得本公开是充分的，并将把本发明的范围充分地传达给本领域技术人员。在附图中，为了清楚起见，可夸大层和区域的尺寸和相对尺寸。在附图中，相同的标号表示相同的元件。
应该理解的是，当元件或层被称作“在”另一元件或层“上”或者“连接到”另一元件或层时，该元件或层可以直接在另一元件或层上或者直接连接到另一元件或层，或者可以存在中间元件或中间层。相反，当元件或层被称作“直接在”另一元件或层“上”或者“直接连接到”另一元件或层时，不存在中间元件或中间层。
图1是根据本发明的示例性实施例的薄膜晶体管阵列面板的一个像素的布局图。图2是沿图1的线II-II截取的剖视图。
参照图1和图2，多条栅极线121形成在绝缘基底110上，绝缘基底110可由例如玻璃或塑料的透明材料制成。
栅极线121传输栅极信号并基本沿横向方向延伸。每条栅极线121包括从栅极线121突出的多个栅极124。
栅极线121可具有包括下层和上层的双层结构。相似地，栅极124也可具有包括下层124p和上层124r的双层结构。栅极线121的下层和栅极下层124p可由钛(Ti)或钛合金制成。栅极线上层和栅极上层124r可由铜(Cu)或铜合金制成。
栅极绝缘层140形成在栅极线121上。栅极绝缘层140可由例如氮化硅的绝缘材料制成。
多个半导体层151形成在栅极绝缘层140上，半导体层151可由氢化非晶硅或多晶硅制成。半导体层151包括基本沿纵向方向朝栅极124延伸的多个突起154。
多个欧姆接触带161和欧姆接触岛165形成在半导体层151的突起154上。每个欧姆接触带161具有多个突起163，突起163和欧姆接触岛165成对地形成并设置在半导体带151的突起154上。
多条数据线171和多个漏极175形成在欧姆接触带161、欧姆接触岛165和栅极绝缘层140上。
数据线171传输数据电压并沿竖直方向延伸以与栅极线121交叉。每条数据线171包括朝栅极124延伸并以U形弯曲的多个源极173。
漏极175与数据线171分开并从U形源极173的中心向上延伸。
数据线171、源极173和漏极175可具有包括各自的上层171r、173r和175r以及各自的下层171p、173p和175p的双层结构。数据线171、源极173和漏极175可由各种导电材料制成。例如，上层171r、173r和175r可由铜(Cu)或铜合金制成，下层171p、173p和175p可由钛(Ti)、钽(Ta)、钼(Mo)及其合金中的一种材料形成。
上层171r、173r和175r的宽度比对应的下层171p、173p和175p的宽度窄，使得下层171p、173p和175p局部突出到各个上层171r、173r和175r的边缘外部。根据本发明的示例性实施例，下层171p、173p和175p突出的宽度d1在0.01μm至0.5μm的范围内。
半导体层151的设置在数据线171下方的水平边缘沿纵向方向延伸，并从下层171p的水平边缘突出。这里，半导体层151比下层171p宽，使得半导体层151从下层171p的水平边缘突出的宽度d2在0.01μm至0.5μm的范围内。半导体层151的突出到下层171p的水平边缘外部的部分比半导体层151的被下层171p覆盖的部分薄。
上层171r、下层171p和半导体层151的水平边缘可具有阶梯形状。即，半导体层151的上表面的相对于上层171r的水平边缘突出的部分被下层171p覆盖。
数据线171、源极173和漏极175的下层171p、173p和175p和上层171r、173r和175r可具有倾斜的侧表面。
欧姆接触带161和欧姆接触岛165存在于下面的半导体层151与上面的数据线1711、源极173和漏极175的下层171p、173p、和175p之间，以降低它们之间的接触电阻。另外，欧姆接触161、163和165具有与数据线171、源极173和漏极175的下层171p、173p和175p的形状基本相同的平面形状。
半导体层151的突起154具有不被数据线171和漏极175覆盖的部分以及设置在源极173和漏极175之间的部分。半导体层151(除了突起154之外)具有与欧姆接触161和165的形状基本相同的平面形状。
一个栅极124、一个源极173和一个漏极175与半导体层151的突起154一起形成薄膜晶体管(TFT)，薄膜晶体管的沟道形成在源极173和漏极175之间的突起154中。
钝化层180形成在数据线171、源极173和漏极175以及半导体层151的暴露的部分上。钝化层180可由例如氮化硅或氧化硅的无机绝缘体、有机绝缘体或具有低介电常数的绝缘体制成。
钝化层180直接覆盖下层171p、173p和175p的突出到上层171r、173r和175r的边缘外部的上表面以及半导体层151的突出到下层171p、173p和175p的水平边缘外部的上表面。
钝化层180具有暴露漏极175的多个接触孔。
多个像素电极191形成在钝化层180上。像素电极191通过接触孔185物理连接并电连接到漏极175，以从漏极175接收数据电压。被施加数据电压的像素电极191和接收共电压的共电极(未示出，共电极可被形成在相对的显示面板中或在薄膜晶体管阵列面板中)产生电场，从而确定设置在这两个电极之间的液晶层的液晶分子的方向。像素电极191和共电极形成电容器(在下文中，称作“液晶电容器”)，使得在薄膜晶体管截止之后保持施加的电压。
像素电极191和存储电极线(未示出)彼此叠置，从而形成存储电容器，以增大用于保持液晶电容器的电压的能力。
像素电极191可由例如氧化铟锡(TIO)或氧化铟锌(IZO)的透明导电材料制成。
图3、图4、图5、图6、图7、图8、图9、图10和图11是沿图1的线II-II截取的示出根据本发明示例性实施例的薄膜晶体管阵列面板的制造方法的剖视图。
参照图3，在可由例如玻璃或塑料的透明材料制成的绝缘基底110上沉积钛(Ti)或钛合金，然后可在钛或钛合金上沉积铜(Cu)或铜合金来形成两层。所述两层被图案化以形成包括栅极124的栅极线121。
具体地说，沉积感光膜(未示出)并使感光膜图案化，通过使用被图案化的感光膜(未示出)作为掩模来蚀刻栅极线下层、栅极下层124p、栅极线上层和栅极上层124r。这里，蚀刻剂可以将这些层一起蚀刻。
参照图4，在栅极线121和栅极124上顺序地沉积栅极绝缘层140、第一非晶硅层150、第二非晶硅层160、第一金属层170p和第二金属层170r。
第一非晶硅层150可不包括杂质。第二非晶硅层160可掺杂有导电杂质，第一金属层170p可由钛(Ti)、钽(Ta)、钼(Mo)及其合金中的一种材料制成。此外，第二金属层170r可由铜或铜合金制成。
接着，形成感光膜(光致抗蚀剂)并使感光膜图案化来形成第一感光膜图案50。第一感光膜图案50具有第一区50a和第二区50b。第一区50a比第二区50b厚。可通过控制掩模的透射率或利用回流法来形成第一感光膜图案50的区域的厚度差异。当控制光的透射率时，掩模可包括狭缝图案、栅格图案或半透明层。第二区50b对应于将在后面形成薄膜晶体管的沟道的位置。
参照图5，利用第一感光膜图案50作为掩模并利用能够蚀刻第一金属层170p和第二金属层170r的蚀刻剂来蚀刻第一金属层170p和第二金属层170r。这里，使用的蚀刻剂可与用于蚀刻栅极线121的下层121p和124p以及上层121r和124r的蚀刻剂相同。
如图5所示，如果蚀刻第一金属层170p和第二金属层170r，则被第一感光膜图案50覆盖的第一金属层170p和第二金属层170r的侧表面被蚀刻剂蚀刻，结果，如图5所示，第一金属层170p和第二金属层170r的边界线设置在形成第一感光膜图案50的区域A、B和C的内部。
这里，用于第一金属层170p和第二金属层170r的蚀刻剂不蚀刻栅极绝缘层140、第一非晶硅层150或第二非晶硅层160。
参照图6，利用第一感光膜图案50作为掩模来蚀刻第一非晶硅层150和第二非晶硅层160。
参照图7，执行回蚀工艺来去除具有薄的厚度的第二区50b。这里，第一区50a的宽度和高度也可减小，从而形成图7的第二感光膜图案51。第二感光膜图案51占据了与在图5和图6中形成的第一感光膜图案50的区域A、B和C相比较窄的区域A’、B’和C’。
参照图8，可在利用第二感光膜图案51作为掩模的同时通过蚀刻剂来蚀刻第二金属层170r。这里，蚀刻剂可与图3和图5中使用的蚀刻剂不同。
可通过图8的工艺来使第一金属层170p的上表面暴露。第一金属层170p的暴露部分的宽度在0.01μm至0.5μm的范围内。
接着，参照图9，利用第二感光膜图案51作为掩模对第一金属层170p、第二非晶硅层160和第一非晶硅层150进行干蚀刻。由于蚀刻工艺，所以第一金属层170p的一部分被去除，从而形成具有两层的数据线171、源极173和漏极175。下层171p、173p和175p的上表面具有被暴露的末端区。
未被第二感光膜图案51覆盖的第二非晶硅层160和第一非晶硅层150也被蚀刻。第二非晶硅层160被蚀刻并分开，从而形成欧姆接触带161和欧姆接触岛165，同时暴露作为薄膜晶体管的沟道的半导体层151的突起154。
在蚀刻第一非晶硅层150的设置在数据线171下方并沿纵向方向延伸的部分的同时，半导体层151的多个部分也被蚀刻，以形成未被第二感光膜图案51覆盖并设置在栅极124外部的第一部分，同时保持被第二感光膜图案51覆盖的第二部分的厚度。获得的第二部分比第一部分厚。这里，半导体层151的第一部分的水平边缘从下层171p的水平边缘突出，使得半导体层151的第一部分的上表面暴露到下层171p外侧。半导体层151的第一部分的暴露部分的宽度在0.01μm至0.5μm的范围内。
如上所述，当使用具有不同厚度的部分50a和50b的第一感光膜图案50时，数据线171、源极173和漏极175的下层171p、173p和175p具有与欧姆接触161、163和165的图案相同的平面图案。另一方面，除了在漏极175和源极173之间的暴露部分之外，半导体层151和154的较厚部分具有与数据线171、源极173和漏极175的下层171p、173p和175的形状基本相同的平面图案。
接着，参照图10，执行灰化(ashing)工艺来去除第二感光膜图案51。如图10所示，宽度比上层171r的宽度宽的下层171p的暴露部分的宽度d1在0.01μm至0.5μm的范围内，宽度比下层171p的宽度宽的半导体层151的暴露部分的宽度d2在0.01μm至0.5μm的范围内。在图10中，参照由S表示的区域，上层171r、下层171p和半导体层151的水平边缘具有阶梯形状。
接着，参照图11，形成可由有机材料或无机材料制成的钝化层180，并利用感光膜使钝化层180图案化，以形成暴露漏极175的上层175r的接触孔185。
接着，如图2所示，沉积诸如ITO或IZO的透明导体，并将透明导体图案化以形成连接到漏极175的像素电极191。
图12是根据本发明的示例性实施例的薄膜晶体管阵列面板的俯视图。图13示出了图12中示出的第一区、第二区、第三区、第四区、第五区、第六区、第七区、第八区和第九区中的每个区的剖面的照片。
参照图12，包括分别用1至9表示的第一区、第二区、第三区、第四区、第五区、第六区、第七区、第八区和第九区的显示区P形成在绝缘基底110上。图13示出了分别在第一区至第九区中拍摄的扫描电子显微镜(SEM)照片。在每张照片下方显示的三个值是从上层171r的水平边缘到突出的半导体层151的水平边缘的距离、从上层171r的水平边缘到突出的下层171p的水平边缘的距离以及从下层171p的水平边缘到突出的半导体层151的水平边缘的距离。
对测量值计算的平均值如下：从上层171r的水平边缘到突出的半导体层151的水平边缘的距离为578nm；从上层171r的水平边缘到突出的下层171p的水平边缘的距离为443nm；从下层171p的水平边缘到突出的半导体层151的水平边缘的距离为135nm。
根据本发明的示例性实施例，可以如下地制造薄膜晶体管阵列面板：从上层171r的水平边缘到突出的半导体层151的水平边缘的距离可以在334nm至822nm的范围；从上层171r的水平边缘到突出的下层171p的水平边缘的距离可以在183nm至703nm的范围；从下层171p的水平边缘到突出的半导体层151的水平边缘的距离可以在45nm至225nm的范围。
当检查根据本发明的示例性实施例的薄膜晶体管阵列的测量值时，数据线的下层的突出部分的宽度以及半导体层的突出部分的宽度可在0.01μm至0.5μm的范围内。当液晶显示器的背光打开时，半导体层的突出部分可作为导体。这里，会在半导体层的突出部分的导体与像素电极之间产生电容，从而会出现显示器的劣化。然而，在本发明的示例性实施例中，数据线的下层的突出部分的宽度和半导体层的突出部分的宽度可在0.01μm至0.5μm的范围内，使得不会产生屏幕劣化。具体地说，当背光打开或关闭时，数据线的下层的突出部分一直是导体，使得不会促进屏幕劣化，并且半导体层的突出部分可以显著缩小，从而可以防止屏幕劣化。
本领域技术人员应该理解，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种变型和改变。因此，只要这些变型和改变落在权利要求书及其等同物的范围内，本发明就意图覆盖本发明的变型和改变。

Claims (9)

1.一种薄膜晶体管阵列面板，所述薄膜晶体管阵列面板包括：
栅极线；
栅极绝缘层，设置在栅极线上；
半导体层，设置在栅极绝缘层上；
数据线和漏极，设置在半导体层上，
其中，数据线和漏极均包括下层和上层，下层包括突出到上层的边缘外部的第一部分，半导体层包括突出到数据线和漏极分别包括的下层的边缘外部的第二部分。
2.如权利要求1所述的薄膜晶体管阵列面板，其中，第一部分的沿着突出的方向的宽度在0.01μm至0.5μm的范围内，第二部分的沿着突出的方向的宽度在0.01μm至0.5μm的范围内。
3.如权利要求2所述的薄膜晶体管阵列面板，其中，所述下层包含钛、钽、钼以及它们的合金中的一种，所述上层包含铜或铜合金。
4.如权利要求3所述的薄膜晶体管阵列面板，其中，半导体层的第二部分比半导体层的被所述下层覆盖的部分薄。
5.如权利要求4所述的薄膜晶体管阵列面板，所述薄膜晶体管阵列面板还包括：
钝化层，设置在数据线和漏极上并包括接触孔，所述接触孔暴露源极和漏极中的一个的一部分；
像素电极，设置在钝化层上并通过接触孔电连接到所述源极和漏极中的一个。
6.如权利要求5所述的薄膜晶体管阵列面板，其中，接触孔暴露漏极的上层，像素电极通过接触孔接触所述上层。
7.如权利要求6所述的薄膜晶体管阵列面板，其中，第一部分的上表面和第二部分的上表面直接与钝化层接触。
8.如权利要求7所述的薄膜晶体管阵列面板，所述薄膜晶体管阵列面板还包括：
欧姆接触层，设置在半导体层和数据线之间，并设置在半导体层和漏极之间。
9.如权利要求1所述的薄膜晶体管阵列面板，所述薄膜晶体管阵列面板还包括：
钝化层，设置在数据线和漏极上并包括暴露漏极的一部分的接触孔；
像素电极，设置在钝化层上并通过接触孔电连接到漏极，
其中，接触孔暴露漏极的上层，像素电极通过接触孔与上层接触，栅极线包括包含钛、钽、钼以及它们的合金中的一种的下层和包含铜的上层，半导体层的第二部分比半导体层的被数据线的下层和漏极的下层覆盖的部分薄，第一部分的上表面和第二部分的上表面直接与钝化层接触。
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