CN101996875B - 非易失性存储器的制造方法 - Google Patents
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Abstract
本发明公开了一种非易失性存储器的制造方法，包括：在一基底上依序地形成一叠层结构以及一消耗层；在该消耗层的周围区域进行一转变工艺以形成一第一绝缘层；移除该消耗层；以及在该叠层结构与该第一绝缘层上形成一导体层。利用本发明，能够避免因非易失性存储器中的单存储器的二位彼此互相影响而产生的问题，提升了存储器元件的可靠度。
Description
本申请是分案申请，母案的申请号：200810096285.8，申请日：2008年5月8日，名称：非易失性存储器及其制造方法。
技术领域
本发明是有关于一种集成电路的结构及制造方法，且特别是有关于一种非易失性存储器的制造方法。
背景技术
非易失性存储器(non-volatile memory)由于具有存入的数据在断电后也不会消失的优点，因此许多电器产品中必须具备此类存储器，以维持电器产品开机时的正常操作，而成为个人计算机和电子设备所广泛采用的一种存储器元件。
图1所绘示为现有一种非易失性存储器的剖面示意图。请参照图1，非易失性存储器包括衬底100、配置于衬底100中的源极区102a与漏极区102b，以及一栅极堆栈结构112。其中，栅极堆栈结构112是由膜层厚度均一的氧化硅层104、氮化硅层106、氧化硅层108与栅极110所组成。现有的非易失性存储器可以在接近源极区102a与漏极区102b的氮化硅层106中，各储存一个位(bit)，而形成所谓的单存储器二位(2bits/cell)储存的存储器。
现有的二位储存的非易失性存储器在进行操作时，同一存储器的两个位彼此会互相影响而产生问题。简言之，若是接近漏极部分已储存一位，则会在进行读取(read)时产生第二位效应(second-bit effect)，使得原先应该为高电流的部分会有电流下降的情形。也就是说，当存储器进行读取时，原先已经存在的位会对存储器造成影响，而使势垒(barrier)提高，并导致读取的阈值电压(threshold voltage，简称Vt)升高。
承上述，第二位效应不仅会导致元件操作上的困难，甚至会造成元件的可靠度(reliability)降低。并且，因为第二位效应减少了读取感应裕度(sense margin)及操作左右位的阈值电压空间(Vt window)，使得多位存储器(multi-level cell，简称MLC)的操作更加困难。
目前的解决办法，多是采取增加漏极电压(Vd)的方式，其所产生的漏极感应势垒降低效应(drain-induced barrier lowering，简称DIBL)，可降低因第二位效应而提高的势垒与阈值电压问题。但是，随着元件尺寸不断地缩小，过大的漏极电压也会导致存储器的操作上的困难。
发明内容
有鉴于此，本发明的主要目的在于提供一种非易失性存储器的制造方法，能够避免因非易失性存储器中的单存储器的二位彼此互相影响而产生的问题，以提升存储器元件的可靠度。
本发明提出一种非易失性存储器的制造方法，包括：
在一基底上依序地形成一叠层结构以及一消耗层；
在该消耗层的周围区域进行一转变工艺以形成一第一绝缘层；
移除该消耗层；以及
在该叠层结构与该第一绝缘层上形成一导体层。
依照本发明的实施例所述，该叠层结构包括依序在该基底上形成的一第二绝缘层、一电荷储存层以及一第三绝缘层。
依照本发明的实施例所述，该第三绝缘层的厚度介于80埃至100埃之间，而该第一绝缘层的厚度介于10埃至5埃之间。
依照本发明的实施例所述，该第二绝缘层的厚度介于50埃至60埃之间。
依照本发明的实施例所述，该电荷储存层的厚度介于60埃至80埃之间。
依照本发明的实施例所述，该电荷储存层为一介电材质，且该介电材质提供电荷储存能力。
依照本发明的实施例所述，该介电材质为一氮化物层包括氮化硅。
依照本发明的实施例所述，该转变工艺为一氧化工艺。
本发明在导体层与衬底之间设置有绝缘层-电荷储存层-绝缘层的堆栈结构，其中，配置于导体层与电荷储存层之间的绝缘层，其周围区域的厚度大于中心区域的厚度，因此其周围区域的绝缘物厚度会造成较大的漏极感应势垒降低效应(drain-induced barrier lowering，简称DIBL)，可有效地降低第二位效应。另一方面，本发明的非易失性存储器还能够更进一步应用在多位存储器元件上。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。
附图说明
图1所绘示为现有一种非易失性存储器的剖面示意图。
图2是依据本发明的一实施例所绘示的非易失性存储器的剖面示意图。
图3A与图3B分别为本发明的非易失性存储器的右位与左位的可编程操作的示意图。
图4A与图4B分别为本发明的非易失性存储器的右位与左位的擦除操作的示意图。
图5A与图5B分别为本发明的非易失性存储器的右位与左位的读取操作的示意图。
图6A至图6F依据本发明的第一实施例所绘示的非易失性存储器的制作流程剖面图。
图7A至图7G依据本发明的第二实施例所绘示的非易失性存储器的制作流程剖面图。
图8A至图8G依据本发明的第三实施例所绘示的非易失性存储器的制作流程剖面图。
图9A至图9G依据本发明的第四实施例所绘示的非易失性存储器的制作流程剖面图。
【主要元件符号说明】
100、200、600、700、800、900：衬底
102a、102b、202a、202b、614、712、812、918：源极/漏极区
104、108、204、208、602、606、618、702、716、718、802、806、816、818、902、906、914、916、920、922、924：绝缘层
106、206、604、704、804、904：电荷储存层
110：栅极
207a、616、714、814、912：周围区域
207b、615、715、815、913：中心区域
210、620、720、820、928：导体层
112、611、709、809、911：堆栈结构
610、708、808、910：掩膜层
608、706、908：消耗层
612、710、810、926：隔离层
具体实施方式
图2是依据本发明的一实施例所绘示的非易失性存储器的剖面示意图。
请参照图2，此非易失性存储器包括衬底200、源极/漏极区202a与202b、绝缘层(insulating layer)204、电荷储存层(charge storage layer)206、绝缘层208与导体层210。此衬底200例如是硅衬底或是其它合适的半导体衬底。源极/漏极区202a与202b是分别配置于衬底200中，且相邻一距离。
非易失性存储器的绝缘层204配置于源极/漏极区202a与202b之间的衬底200上。绝缘层204为一氧化物层，其材质例如是氧化硅。绝缘层204的厚度例如是介于50埃至60埃之间，较佳是54埃左右。电荷储存层206配置于绝缘层204上。电荷储存层206为一可提供电荷储存能力的介电材质，此介电材质可以为一氮化物层，例如是氮化硅。电荷储存层206的厚度例如是介于60埃至80埃之间，较佳是70埃左右。绝缘层208配置于电荷储存层206上。绝缘层208为一氧化物层，其材质例如是氧化硅。导体层210配置于绝缘层208上，其材质例如是多晶硅。这里的导体层210是作为非易失性存储器的栅极。
特别要说明的是，本实施例与现有的非易失性存储器的差异在于：本实施例的非易失性存储器的绝缘层208为”非等厚”膜层。绝缘层208的周围区域(图2的虚线207a所围出的区域)的厚度大于中心区域(图2的207b所表示的区域)的厚度。其中，绝缘层208的中心区域(internalregion)207b的厚度例如是介于80埃至100埃之间，较佳是90埃左右，而绝缘层208的周围区域(peripheral region)207a的厚度例如是介于90埃至120埃之间。
值得一提的是，由于非易失性存储器的绝缘层208的厚度不一，其周围区域207a的厚度大于中心区域207b的厚度。因此，非易失性存储器的阈值电压Vt会受到电荷储存层206上层的绝缘层208的厚度影响，而造成较大的漏极感应势垒降低效应(drain-induced barrierlowering，简称DIBL)，进而可降低第二位效应，以及提高阈值电压空间(Vt window)。
以下，以图2的非易失性存储器结构来说明本发明的非易失性存储器的可编程(program)操作、擦除(erase)操作与读取(read)操作。
请参照图3A与图3B，其分别为本发明的非易失性存储器的右位与左位的可编程操作的示意图。如图3A所示，进行右位的可编程操作时，可于导体层210上施加电压Vg，电压Vg例如是介于5伏特至10伏特之间，而于源极/漏极区202a施加电压Va，电压Va例如为0伏特，并于源极/漏极区202b施加电压Vb，电压Vb例如是介于4伏特至6伏特之间，以沟道热电子(channel hot electron，简称CHE)注入的方式进行程序化。另外，如图3B所示，进行左位的可编程操作时，可于导体层210上施加电压Vg，电压Vg例如是介于5伏特至10伏特之间，而于源极/漏极区202a施加电压Va，电压Va例如是介于4伏特至6伏特之间，并于源极/漏极区202b施加电压Vb，电压Vb例如为0伏特，以CHE注入的方式进行程序化。
请参照图4A与图4B，其分别为本发明的非易失性存储器的右位与左位的擦除操作的示意图。如图4A所示，进行右位的擦除操作时，于导体层210上施加电压Vg，电压Vg例如是介于-10伏特至-5伏特之间，而于源极/漏极区202a施加电压Va，电压Va例如为0伏特，并于源极/漏极区202b施加电压Vb，电压Vb例如是介于4伏特至6伏特之间，以带对带热空穴(band to band hot hole，简称BTBHH)注入的方式进行擦除。另外，如图4B所示，进行左位的擦除操作时，于导体层210上施加电压Vg，电压Vg例如是介于-10伏特至-5伏特之间，而于源极/漏极区202b施加电压Vb，电压Vb例如为0伏特，并于源极/漏极区202a施加电压Va，电压Va例如是介于4伏特至6伏特之间，以BTBHH注入的方式进行擦除。
请参照图5A与图5B，其分别为本发明的非易失性存储器的右位与左位的读取操作的示意图。如图5A所示，进行右位的读取操作时，于导体层210上施加电压Vg，电压Vg例如是介于3伏特至5伏特之间，而于源极/漏极区202b施加电压Vb，电压Vb例如为0伏特，并于源极/漏极区202a施加电压Va，电压Va例如是介于1伏特至1.8伏特之间，以进行读取。另外，如图5B所示，进行左位的读取操作时，于导体层210上施加电压Vg，电压Vg例如是介于3伏特至5伏特之间，而于源极/漏极区202a施加电压Va，电压Va例如为0伏特，并于源极/漏极区202b施加电压Vb，电压Vb例如是介于1伏特至1.8伏特之间，以进行读取。
接下来，进一步列举多个实施例以说明本发明的非易失性存储器的制造方法。
第一实施例
图6A至图6F依据本发明的第一实施例所绘示的非易失性存储器的制作流程剖面图。
首先，请参照图6A，提供一衬底600，此衬底600例如是硅衬底或是其它合适的半导体衬底。然后，在衬底600上形成绝缘层602。绝缘层602为一氧化物层，其材质例如是氧化硅，而其形成方法例如是化学气相沉积法。绝缘层602的厚度例如是介于50埃至60埃之间，较佳为54埃左右。接着，在绝缘层602上形成电荷储存层604。电荷储存层604为一可提供电荷储存能力的介电材质，此介电材质可以为一氮化物层，例如是氮化硅。电荷储存层604的形成方法例如是化学气相沉积法。电荷储存层604的厚度例如是介于60埃至80埃之间，较佳为70埃左右。之后，在电荷储存层604上形成另一绝缘层606。绝缘层606为一氧化物层，其材质例如是氧化硅，而其形成方法例如是化学气相沉积法。绝缘层606的厚度例如是介于80埃至100埃之间，较佳为90埃左右。
然后，请继续参照图6A，在绝缘层606上形成消耗层(consuminglayer)608。消耗层608例如为一多晶硅层，其形成方法例如是化学气相沉积法。继之，在消耗层608上形成掩膜层610。掩膜层610的材质例如是氮化硅，而其形成方法例如是化学气相沉积法。
接着，请参照图6B，对掩膜层610、消耗层608、绝缘层606、电荷储存层604与绝缘层602进行一图案化工艺，以形成一堆栈结构611。
之后，请参照图6C，于此堆栈结构611侧边的衬底600上形成隔离层(isolation layer)612。隔离层612的材质例如是氧化硅。然后，于隔离层612下方的衬底600中形成二源极/漏极区614。源极/漏极区614的形成方法例如是进行离子注入工艺，以形成之。
继之，请参照图6D，擦除部份掩膜层610，以覆盖消耗层608的中心区域615及暴露出消耗层608的周围区域616的表面。上述的擦除部份掩膜层610的形成方法例如是进行刻蚀工艺。
然后，请参照图6E，进行一转变工艺(converting process)，例如为一氧化工艺，使周围区域616的消耗层608氧化以形成绝缘层618。绝缘层618的厚度例如是介于10埃至20埃之间。其中，绝缘层606与绝缘层618即是作为电荷储存层604的上层绝缘层。在形成绝缘层618之后，接着进行一刻蚀工艺，擦除掩膜层610及其下方的消耗层608。
接下来，请参照图6F，在绝缘层606与绝缘层618上形成导体层620。导体层620的材质例如是多晶硅，而其形成方法例如是化学气相沉积法。至此，即完成非易失性存储器的制作流程。
第二实施例
图7A至图7G是依据本发明的第二实施例所绘示的非易失性存储器的制作流程剖面图。
首先，请参照图7A，提供一衬底700，此衬底700例如是硅衬底或是其它合适的半导体衬底。然后，在衬底700上形成绝缘层702。绝缘层702为一氧化物层，其材质例如是氧化硅，而其形成方法例如是化学气相沉积法。绝缘层702的厚度例如是介于50埃至60埃之间，较佳为54埃左右。
接着，请继续参照图7A，在绝缘层702上形成电荷储存层704。电荷储存层704为一可提供电荷储存能力的介电材质，此介电材质可以为一氮化物层，例如是氮化硅。电荷储存层704的厚度例如是介于60埃至80埃之间，较佳为70埃左右。之后，在电荷储存层704上形成消耗层706。消耗层706例如为一多晶硅层，其形成方法例如是化学气相沉积法。继之，在消耗层706上形成掩膜层708。掩膜层708的材质例如是氮化硅，而其形成方法例如是化学气相沉积法。
接着，请参照图7B，对掩膜层708、消耗层706、电荷储存层704与绝缘层702进行-图案化工艺，以形成一堆栈结构709。
之后，请参照图7C，于此堆栈结构709侧边的衬底700上形成隔离层710。隔离层710的材质例如是氧化硅。然后，于隔离层710下方的衬底700中形成二源极/漏极区712。源极/漏极区712的形成方法例如是进行离子注入工艺，以形成之。
继之，请参照图7D，擦除部份掩膜层708，以覆盖消耗层706的中心区域715及暴露出消耗层706的周围区域714的表面。上述的擦除部份掩膜层708的形成方法例如是进行刻蚀工艺。
接下来，请参照图7E，进行一转变工艺，例如为一氧化工艺，使周围区域714的消耗层706氧化以形成绝缘层716。绝缘层716的厚度例如是介于10埃至20埃之间。然后，进行一刻蚀工艺，擦除掩膜层708及其下方的消耗层706。
然后，请参照图7F，在绝缘层716与电荷储存层704的上方顺应性地形成另一绝缘层718。绝缘层718为一氧化物层，其材质例如是氧化硅，而其形成方法例如是化学气相沉积法。绝缘层718的厚度例如是介于80埃至100埃之间，较佳为90左右。其中，绝缘层716与绝缘层718即是作为电荷储存层704的上层绝缘层。
接着，请参照图7G，在绝缘层718上形成导体层720。导体层720的材质例如是多晶硅，而其形成方法例如是化学气相沉积法。至此，即完成非易失性存储器的制作流程。
第三实施例
图8A至图8G依据本发明的第三实施例所绘示的非易失性存储器的制作流程剖面图。
首先，请参照图8A，提供一衬底800，此衬底800例如是硅衬底或是其它合适的半导体衬底。然后，在衬底800上形成绝缘层802。绝缘层802为一氧化物层，其材质例如是氧化硅，而其形成方法例如是化学气相沉积法。绝缘层802的厚度例如是介于50埃至60埃之间，较佳为54埃左右。
接着，请继续参照图8A，在绝缘层802上形成电荷储存层804。电荷储存层804为一可提供电荷储存能力的介电材质，此介电材质可以为一氮化物层，例如是氮化硅。电荷储存层804的厚度例如是介于60埃至80埃之间，较佳为70埃左右。之后，在电荷储存层804上形成另一绝缘层806。绝缘层806为一氧化物层，其材质例如是氧化硅，而其形成方法例如是化学气相沉积法。绝缘层806的厚度例如是介于80埃至100埃之间，较佳为90埃左右。继之，在绝缘层806上形成掩膜层808。掩膜层808的材质例如是氮化硅，而其形成方法例如是化学气相沉积法。
接着，请参照图8B，对掩膜层808、绝缘层806、电荷储存层804与绝缘层802进行一图案化工艺，以形成一堆栈结构809。
之后，请参照图8C，于此堆栈结构809侧边的衬底800上形成隔离层810。隔离层810的材质例如是氧化硅。然后，于隔离层810下方的衬底800中形成二源极/漏极区812。源极/漏极区812的形成方法例如是进行离子注入工艺，以形成之。
继之，请参照图8D，擦除部份掩膜层808，以覆盖绝缘层806的中心区域815及暴露出绝缘层806的周围区域814的表面。上述的擦除部份掩膜层808的形成方法例如是进行刻蚀工艺。
继之，请参照图8E，在掩膜层808与区域814的绝缘层806的上方形成另一绝缘层816。绝缘层816为一氧化物层，其材质例如是氧化硅，而其形成方法例如是化学气相沉积法。
接下来，请参照图8F，擦除部份绝缘层816使留下绝缘层818。绝缘层818覆盖于绝缘层806的周围区域814的上方。绝缘层818的厚度例如是介于10埃至20埃之间。其中，绝缘层806与绝缘层818即是作为电荷储存层804的上层绝缘层。在形成绝缘层818之后，接着进行一刻蚀工艺，擦除掩膜层808。
然后，请参照图8G，在绝缘层806与绝缘层818上形成导体层820。导体层820的材质例如是多晶硅，而其形成方法例如是化学气相沉积法。至此，即完成非易失性存储器的制作流程。
第四实施例
图9A至图9G依据本发明的第四实施例所绘示的非易失性存储器的制作流程剖面图。
首先，请参照图9A，提供一衬底900，此衬底900例如是硅衬底或是其它合适的半导体衬底。然后，在衬底900上形成绝缘层902。绝缘层902为一氧化物层，其材质例如是氧化硅，而其形成方法例如是化学气相沉积法。绝缘层902的厚度例如是介于50埃至60埃之间，较佳为54埃左右。接着，在绝缘层902上形成电荷储存层904。电荷储存层904为一可提供电荷储存能力的介电材质，此介电材质可以为一氮化物层，例如是氮化硅。电荷储存层904的厚度例如是介于60埃至80埃之间，较佳为70埃左右。之后，在电荷储存层904上形成另一绝缘层906。绝缘层906为一氧化物层，其材质例如是氧化硅，而其形成方法例如是化学气相沉积法。绝缘层906的厚度例如是介于80埃至100埃之间，较佳为90埃左右。
之后，请继续参照图9A，在绝缘层906上形成消耗层908。消耗层908例如为一多晶硅层，其形成方法例如是化学气相沉积法。接着，在消耗层908上形成掩膜层910。掩膜层910的材质例如是氮化硅，而其形成方法例如是化学气相沉积法。
继之，请参照图9B，对掩膜层910、消耗层908、绝缘层906、电荷储存层904与绝缘层902进行一图案化工艺，以形成一堆栈结构911。
接下来，请参照图9C，擦除部份掩膜层910，以覆盖消耗层908的中心区域913及暴露出消耗层908的周围区域912的表面。上述的擦除部份掩膜层910的形成方法例如是进行刻蚀工艺。
然后，请参照图9D，进行一转变工艺，例如为一氧化工艺，使周围区域912的消耗层908氧化以形成绝缘层914，以及在堆栈结构911侧边的衬底900表面形成另一绝缘层916。
接着，请参照图9E，于绝缘层916下方的衬底900中形成二源极/漏极区918。源极/漏极区918的形成方法例如是进行离子注入工艺。之后，在与掩膜层910、绝缘层914与绝缘层916的上方顺应性地形成另一绝缘层920。绝缘层920为一氧化物层，其材质例如是氧化硅，而其形成方法例如是化学气相沉积法。
继之，请参照图9F，擦除部份绝缘层920使留下绝缘层922。绝缘层922与绝缘层914形成另一绝缘层924。绝缘层924的厚度例如是介于10埃至20埃之间。其中，绝缘层906与绝缘层924即是作为电荷储存层904的上层绝缘层。另外，绝缘层922与绝缘层916形成所谓的隔离层926。接下来，擦除掩膜层910。
然后，请参照图9G，在绝缘层924与消耗层908上形成导体层928。导体层928的材质例如是多晶硅，而其形成方法例如是化学气相沉积法。至此，即完成非易失性存储器的制作流程。
综上所述，本发明藉由在导体层与衬底之间形成有绝缘层-电荷储存层-绝缘层的堆栈结构，其中，配置于导体层与电荷储存层之间的绝缘层，其周围区域的厚度大于中心区域的厚度，因此其周围区域的绝缘层厚度会造成较大的漏极感应势垒降低效应(drain-induced barrierlowering，简称DIBL)，可降低第二位效应及其衍生问题，进而增进元件的可靠度与增加左右位操作的阈值电压空间(Vt window)，也可以更进一步的应用在多位存储器上。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以权利要求书所界定的范围为准。
Claims (7)
1.一种非易失性存储器的制造方法，其特征在于，包括：
在一基底上依序地形成一叠层结构以及一消耗层，该叠层结构包括依序在该基底上形成的一第二绝缘层、一电荷储存层以及一第三绝缘层，该消耗层具有中心区域和周围区域；
在该消耗层的周围区域进行一转变工艺以形成一第一绝缘层；
移除该消耗层；以及
在该叠层结构与该第一绝缘层上形成一导体层。
2.根据权利要求1所述的非易失性存储器的制造方法，其特征在于，该第三绝缘层的厚度介于80埃至100埃之间，而该第一绝缘层的厚度介于10埃至20埃之间。
3.根据权利要求1所述的非易失性存储器的制造方法，其特征在于，该第二绝缘层的厚度介于50埃至60埃之间。
4.根据权利要求1所述的非易失性存储器的制造方法，其特征在于，该电荷储存层的厚度介于60埃至80埃之间。
5.根据权利要求1所述的非易失性存储器的制造方法，其特征在于，该电荷储存层为一介电材质，且该介电材质提供电荷储存能力。
6.根据权利要求5所述的非易失性存储器的制造方法，其特征在于，该介电材质为氮化硅。
7.根据权利要求1所述的非易失性存储器的制造方法，其特征在于，该转变工艺为一氧化工艺。
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