CN101964338B - 半导体封装件、其制造方法及重布芯片封胶体 - Google Patents

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Abstract

一种半导体封装件、其制造方法及重布芯片封胶体。半导体封装件包括芯片、封胶、第一介电层、图案化导电层、至少一对准标示结构及第二介电层。芯片具有一主动表面。封胶包覆于芯片的侧壁，以暴露出主动表面。第一介电层形成于封胶及主动表面的上方。图案化导电层形成于第一介电层。对准标示结构形成于第一介电层或图案化导电层，对准标示结构重叠于封胶与主动表面中至少一者。第二介电层形成于图案化导电层的一部分。

Description

半导体封装件、其制造方法及重布芯片封胶体
技术领域
本发明是有关于一种半导体封装件、其制造方法及重布芯片封胶体，且特别是有关于一种具有对准标示结构的半导体封装件、其制造方法及重布芯片封胶体。
背景技术
近年来电子装置蓬勃的应用于日常生活中，业界无不致力发展微型且多功能的电子产品，以符合市场需求。
有别于传统以单一芯片(die)为加工标的的封装技术，重布芯片的封胶体级封装(Chip-redistribution Encapsulant Level Package)是以整片重布芯片封胶体(Chip-redistribution Encapsulant)作为封装处理的对象。换言之，相较于传统的单一芯片封装，重布芯片封胶体级封装是在尚未将个别的晶粒分离之前就对重布芯片封胶体上的晶粒进行封装。如此，将简化芯片封装之后段工艺，同时可节省了封装工艺时间及成本。也就是说，在重布芯片封胶体表面的组件、线路及其相关之前段工艺完成后，即可直接对整片重布芯片封胶体进行后段工艺，接着再进行重布芯片封胶体切割(saw)的步骤，以形成多个半导体封装件。因此，重布芯片的封胶体级封装已然成为半导体封装的趋势。
在制作重布芯片封胶体时，是将晶圆上的数个芯片切割下来，然后重新布置在一载板上。该些芯片中包括数个具有电路功能的芯片及对位芯片(alignment die)。在后续的曝光工艺中，曝光机台依据重布芯片封胶体上对位芯片的对位标记将光罩定位于一曝光位置，以进行曝光工艺，例如是形成第一介电层、图案化导电层及第二介电层等结构的曝光工艺。
然而，由于载板上的芯片是经过重新排列过，排列后的芯片会产生排列偏差。而光罩本身也会产生对位偏差，二者的堆栈偏差可达+/-10μm，导致制作出来的图案，例如是第一介电层、图案化导电层及第二介电层的图案产生严重的偏位。
因此，如何提升光罩与载体上芯片的对位精度，以符合在半导体封装件的尺寸日益缩小的趋势，实为本产业努力目标。
发明内容
本发明是有关于一种半导体封装件、其制造方法及重布芯片封胶体。芯片在重布于载板之后，于形成其中一层结构时，同时形成下一层结构所需的对准标示结构，以利光罩与重布后的芯片进行精准地对位，制作出更精确的图案。
根据本发明的第一方面，提出一种半导体封装件。半导体封装件至少包括一芯片、一封胶、一第一介电层、一图案化导电层、至少一对准标示结构及一第二介电层。芯片具有一主动表面并包括数个接垫。接垫设于主动表面。封胶包覆于芯片的侧壁，以暴露出主动表面。第一介电层形成于封胶及主动表面的上方，第一介电层具有数个第一开孔，第一开孔暴露出接垫。图案化导电层形成于接垫的一部分及第一介电层。对准标示结构形成于第一介电层或图案化导电层，对准标示结构重叠于封胶与主动表面中至少一者。第二介电层，形成于图案化导电层的一部分。
根据本发明的第二方面，提出一种重布芯片封胶体。重布芯片封胶体至少包括数个芯片、一封胶、一第一介电层、一图案化导电层、一第二介电层及数个对准标示结构。芯片包括一接垫并具有一主动表面，接垫设于主动表面。封胶包覆于芯片的侧壁，以暴露出主动表面，封胶具有一封胶表面及至少一切割道，切割道位于相邻的芯片之间。第一介电层形成于封胶表面及主动表面的上方，第一介电层具有数个第一开孔，第一开孔暴露出接垫。图案化导电层形成于接垫的一部分及第一介电层。对准标示结构形成于第一介电层或图案化导电层。对准标示结构重叠于封胶表面、主动表面与切割道中至少一者。第二介电层形成于图案化导电层的一部分。
根据本发明的第三方面，提出一种半导体封装件的制造方法。半导体封装件的制造方法包括以下步骤。提供一具有一黏贴层的载板；重布数个芯片于黏贴层上，芯片包括一接垫并具有一主动表面，接垫设于主动表面，主动表面面向黏贴层；以一封胶，包覆于芯片的侧壁，使封胶及芯片形成一重布芯片封胶体；移除载板及黏贴层，使重布芯片封胶体暴露出芯片的主动表面；形成一第一介电层于封胶及主动表面的上方，第一介电层具有数个第一开孔，第一开孔暴露出接垫；形成一图案化导电层于接垫的一部分及第一介电层；形成数个对准标示结构于第一介电层或图案化导电层，对准标示结构重叠于封胶与主动表面中至少一者；形成一第二介电层于图案化导电层的一部分，第二介电层具有数个第二开孔，第二开孔暴露出图案化导电层的另一部分；形成数个焊球于该些第二开孔，以使焊球与图案化导电层电性连接；以及，切割重布芯片封胶体成为数个半导体封装件。
为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示依照本发明第一实施例的半导体封装件的示意图。
图2绘示依照本发明第一实施例的半导体封装件的制造方法流程图。
图3A至3I绘示图1的半导体封装件的制造示意图。
图4绘示本发明另一实施例的形成有对准标示结构的重布芯片封胶体的上视图。
图5绘示依照本发明另一实施例的对准标示结构示意图。
图6绘示依照本发明第二实施例的半导体封装件的示意图。
图7绘示依照本发明第二实施例的半导体封装件的制造方法流程图。
图8A至8C绘示图6的半导体封装件的制造示意图。
主要组件符号说明：
100、200：半导体封装件
102：芯片
104：封胶
106、206：第一介电层
108、204：图案化导电层
110、110(1)、110(2)、110(3)、202：对准标示结构
112、208：第二介电层
114：焊球
116：接垫
118：主动表面
120：侧壁
122：底面
124：保护层
126：封胶表面
128：第一开孔
130：黏贴层
132：载板
134：重布芯片封胶体
136：切割道
138：凹槽
140：柱体
142、210：第二开孔
144：凹陷区
A、B、C、D：局部
P：切割路径
具体实施方式
以下提出较佳实施例作为本发明的说明，然而实施例所提出的内容，仅为举例说明之用，而绘制的图式为配合说明，并非作为限缩本发明保护范围之用。再者，实施例的图标亦省略不必要的组件，以利清楚显示本发明的技术特点。
第一实施例
请参照图1，其绘示依照本发明第一实施例的半导体封装件的示意图。半导体封装件100包括一芯片102、一封胶104、一第一介电层106、一图案化导电层108、数个对准标示结构110、一第二介电层112及数个焊球114。
芯片102包括数个接垫116及一保护层124并具有一主动表面118。接垫116及保护层124皆设于主动表面118，接垫116从保护层124的保护层开孔(未标示)暴露出来。
第一介电层106形成于封胶104的一封胶表面126及主动表面118上方的保护层124。第一介电层106并具有数个第一开孔128，第一开孔128暴露出接垫116。
图案化导电层108形成于接垫116的一部分及第一介电层106上。
封胶104包覆芯片102的侧壁120及底面122，以暴露出主动表面118。焊球114透过图案化导电层108与芯片102上的接垫116电性连接。部分数量的焊球114延伸至与封胶表面126重叠，可增加半导体封装件100的输出/输入接点的数目。
第二介电层112则形成于图案化导电层108的一部分。
于本实施例中，数个对准标示结构110形成于第一介电层106，并同时与封胶表面126及主动表面118重叠。然此非用以限制本发明，在其它实施态样中，全部的对准标示结构110可与封胶表面126及主动表面118中其中一者重叠。或者，对准标示结构110的数量可以是一个，重叠于封胶表面126或主动表面118。或者，对准标示结构110的数量可以是二个以上，重叠于封胶表面126与主动表面118中至少一者。
对准标示结构110可提供用以形成图案化导电层108的光罩对位之用，并可提升图案化导电层108的尺寸精度。将于以下说明半导体封装件的制造方法过程中说明对准标示结构110的形成过程及优点。
请参照图2，其绘示依照本发明第一实施例的半导体封装件的制造方法流程图。请同时参照图3A至3I，其绘示图1的半导体封装件的制造示意图。
然后，在步骤S202中，如图3A所示，提供一具有黏贴层130的载板132。
然后，在步骤S204中，如图3B所示，重布数个芯片102于黏贴层130上。芯片102包括接垫116及保护层124(接垫116及保护层124未绘示于图3B)并具有主动表面118。接垫116设于主动表面118，主动表面118面向黏贴层130。此外，更重布二对位芯片(未绘示)于黏贴层130上。
然后，在步骤S206中，如图3C所示，以封胶104包覆于芯片102的侧壁120及底面122，使封胶104及芯片102形成一重布芯片封胶体134。其中，封胶104具有一封胶表面126及一切割道136，切割道136位于相邻的芯片102之间。而封胶表面126围绕芯片102并位于切割道136与芯片102之间。
然后，如图3D所示，在步骤S208中，移除载板132及黏贴层130，使重布芯片封胶体134暴露出芯片102的主动表面118。
图3D所示的主动表面118朝下。然，透过倒置(invert)重布芯片封胶体134的动作，可使主动表面118朝上，如图3E所示。
然后，在步骤S210中，如图3E所示，光罩对准曝光机(aligner)(未绘示)依据步骤S204中的该二对位芯片上的对位标记，将光罩定位于一曝光位置，以形成第一介电层106于封胶表面126及主动表面118上方的保护层124上。于本步骤S210中，可形成数个第一开孔128于第一介电层106上，以暴露出接垫116。
于本步骤S210中，在形成第一介电层106的同时亦形成对准标示结构110。也就是说，对准标示结构110与第一介电层106可于同一道曝光工艺完成。因此，不须新增其它工艺设备即可形成对准标示结构110，相当节省工艺成本及工艺时间。
对准标示结构110可与封胶表面126、主动表面118及切割道136中至少一者重叠。例如，全部的对准标示结构110可与封胶表面126、主动表面118及切割道136中其中一者重叠。或者，请参照图4，其绘示本发明另一实施例的形成有对准标示结构的重布芯片封胶体的上视图。该另一实施例中，对准标示结构110可以同时与封胶表面126、主动表面118及切割道136重叠。或者，在其它实施态样中，对准标示结构110可与封胶表面126、主动表面118及切割道136中其中二者重叠。由上述可知，对准标示结构110的设置位置具有多种形式，只要能够让光罩进行对位，本发明的对准标示结构110的设置位置不受上述实施例所限制。
对准标示结构110是在芯片重布后所形成，因此不会产生已知技艺中因芯片重布而产生的排列偏差。并且，步骤S210中的对准标示结构110利用光罩对准曝光机所形成，其精度可达+/-5μm。因此，使后续工艺中的光罩利用对准标示结构110所制作出的图案尺寸相当精确。
数个对准标示结构110可提供给用以形成下一道结构，例如是图案化导电层108(绘示于图3F)的光罩定位的用。图案化导电层108可使用例如是步进机(stepper)(未绘示)的曝光机台来进行光罩的定位。较佳但非限定地，对准标示结构110的数目至少五个，可增加步进机进行光罩对位的精确度。然，对准标示结构110的数目可视曝光机台的要求而定，不受本发明实施例所限制。
以下介绍对准标示结构110的外型。请参照图3E中局部A及局部B的上视图的放大示意图。与主动表面118、封胶表面126及切割道136重叠的对准标示结构110(1)、110(2)及110(3)可包括四个凹槽138，该些凹槽138可依据一矩形的四个角排列。然此非用以限制本发明，请参照图5，其绘示依照本发明另一实施例的对准标示结构示意图。该另一实施例中，与主动表面118、封胶表面126及切割道136重叠的对准标示结构可包括四个柱体140，该些柱体140可依据一矩形的四个角排列。
此外，请回到图3E，由于凹槽138贯穿第一介电层106，故可暴露出第一介电层106下方的结构，例如是封胶104及保护层124。
虽然本实施例的对准标示结构110的排列外型以图3E所绘示的外型为例作说明。然于其它实施态样中，对准标示结构110的排列外型也可以是其它外型，只要能够让光罩顺利对位的排列外型即可，对准标示结构110的排列外型并不受本实施例所限制。
此外，虽然本实施例的对准标示结构110的数目以四个为例作说明，然于其它实施态样中，对准标示结构110的数目可少于四个或多于四个。另，虽然本实施例的对准标示结构110的剖面形状以八边形为例作说明，然于其它实施态样中，对准标示结构110的剖面形状可以是任意外形，例如是矩形、圆形或三角形等。进一步地说，只要能够让光罩进行对位，本发明的对准标示结构110可以是柱体或凹槽且其剖面外形可以是任意形状，而其数量亦不受上述实施例所限制。
然后，在步骤S212中，如图3F所示，形成图案化导电层108于接垫116的一部分及第一介电层106。
在本步骤S212中，步进机依据该些对准标示结构110，将光罩定位在一曝光位置，以进行形成图案化导电层108的曝光工艺。
本实施例中，芯片于重布后才形成对准标示结构110，因此不会产生已知技艺中因芯片重布所产生的排列偏差。如此一来，在本步骤S212中，光罩依据芯片重布后才形成的对准标示结构110来进行对位，使得第一介电层106之后所形成的结构，例如是图案化导电层108及第二介电层112的尺寸相当精密。也就是说，本发明实施例可制作出更细的线宽及更小的线距的图案化导电层108，使半导体封装件100的尺寸缩小。
然后，在步骤S214中，如图3G所示，形成第二介电层112于图案化导电层108的一部分。第二介电层112具有数个第二开孔142，第二开孔142暴露出图案化导电层108的另一部分。
于本步骤S214中，可使用步进机，依据对准标示结构110将光罩定位在一曝光位置，以进行形成第二介电层112的曝光工艺。当然，也可以使用光罩对准曝光机，依据对位芯片上的对位标记将光罩定位在一曝光位置，以进行形成第二介电层112的曝光工艺。视对图案尺寸的精度需求而定，可自由选择利用对准标示结构110或对位芯片上的对位标记来定位光罩。
此外，由于第二介电层112的至少一部分填入凹槽138内，故第二介电层112的上表面具有一略微凹陷的凹陷区144，如图3G中局部C的放大示意图所示。此外，若对准标示结构110为图5所示的柱体140，则第二介电层112的至少一部分填入的是图5中柱体140周围的凹部，对应地第二介电层112的上表面亦具有相似于图3G的凹陷区144的凹陷结构(未绘示)。然此非用以限制本发明，当第二介电层112的厚度足够厚时，从外观上可能不会呈现凹陷外形。
然后，在步骤S216中，如图3H所示，形成数个焊球114于该些第二开孔142(绘示于图3G)，以使焊球114与图案化导电层108电性连接。
然后，在步骤S218中，如图3I所示，沿着切割路径P，切割形成有上述第一介电层106及第二介电层112的重布芯片封胶体134成为数个半导体封装件，例如是半导体封装件100。
第二实施例
请参照图6，其绘示依照本发明第二实施例的半导体封装件的示意图。于第二实施例中，与第一实施例相同之处沿用相同标号，在此不再赘述。第二实施例的半导体封装件200与第一实施例的半导体封装件100不同之处在于，半导体封装件200的对准标示结构202可形成于图案化导电层204。
请参照图7，其绘示依照本发明第二实施例的半导体封装件的制造方法流程图。请同时参照图8A至8C，其绘示绘示图6的半导体封装件的制造示意图。
步骤S702至步骤S708为形成重布芯片封胶体134的步骤，其与图2的步骤S202至步骤S208相似，在此便不再赘述。以下从步骤S710开始说明。
在步骤S710中，如图8A所示，形成第一介电层206于封胶表面126及主动表面118上方的保护层124上。第一介电层206具有数个第一开孔128，以暴露出接垫116。
然后，在步骤S712中，如图8B所示，形成图案化导电层204于接垫116的一部分及第一介电层206。
于本步骤S712中，可同时形成对准标示结构202，即对准标示结构202与图案化导电层204于同一道曝光工艺所形成。相似于第一实施例所揭露的对准标示结构110，对准标示结构202与封胶表面126、主动表面118及切割道136中至少一者重叠。
对准标示结构202的外型、数量是相似于第一实施例所揭露的对准标示结构110。例如，如图8B中局部D的放大示意图所示，对准标示结构202可以是四个柱体140。然此非用以限制本发明，只要能够让后续工艺的光罩进行对位，本实施例的对准标示结构202可以是柱体或凹槽且其剖面外形可以是任意形状而其数量亦不受本实施例所限制。
由于对准标示结构202的形成，使得在形成下一道结构，例如是第二介电层(绘示于图8C)时，可使用步进机，依据数个对准标示结构202将光罩定位于一曝光位置。
然后，如图8C所示，在步骤S714中，形成第二介电层208于图案化导电层204的一部分。第二介电层208具有数个第二开孔210，第二开孔210暴露出图案化导电层204的另一部分。
在本步骤S714中，可使用步进机，依据该些对准标示结构202，将光罩定位在一曝光位置，以进行形成第二介电层208的曝光工艺。
相似于第一实施例所揭露的对准标示结构110的优点，芯片于重布后才形成对准标示结构202，因此不会产生已知技艺中因芯片重布所产生的排列偏差。如此，在本步骤S714中，光罩依据芯片重布后才形成的对准标示结构202来进行对位，使得图案化导电层204之后所形成的结构，例如是第二介电层208的尺寸相当精密。也就是说，本发明的第二实施例中第二介电层208的第二开孔210的形成位置相当精确，可使接垫116精确地暴露出来，让后续形成的焊球114确实地与图案化导电层204电性连接。
接下来的步骤S716至步骤S718相似于图2的步骤S216至步骤S218，在此便不再赘述。
本发明上述实施例所揭露的半导体封装件、其制造方法及重布芯片封胶体，于芯片重布后形成数个对准标示结构。曝光工艺中的光罩可依据芯片重布后才形成的对准标示结构来进行对位，因此不会产生已知技艺中因芯片重布而产生的排列偏差。如此，后续形成的结构，例如是图案化导电层及第二介电层的尺寸相当精密，可制作出更细的线宽及更小的线距的图案化导电层，使半导体封装件的尺寸缩小。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求书所界定者为准。

Claims (18)

1.一种半导体封装件，至少包括：
一芯片，具有一主动表面并包括数个接垫，该些接垫设于该主动表面上；
一封胶，包覆于该芯片的侧壁，以暴露出该主动表面；
一第一介电层，形成于该封胶及该主动表面的上方，该第一介电层具有数个第一开孔，该些第一开孔暴露出该些接垫；
一图案化导电层，形成于该接垫的一部分及该第一介电层上；
至少一对准标示结构，形成于该第一介电层或该图案化导电层，该至少一对准标示结构重叠于该封胶与该主动表面中至少一者；以及
一第二介电层，形成于该图案化导电层的一部分。
2.如权利要求1所述的半导体封装件，其中该至少一对准标示结构至少包括一凹槽。
3.如权利要求2所述的半导体封装件，其中该第二介电层的至少一部分填入该凹槽。
4.如权利要求2所述的半导体封装件，其中该凹槽贯穿该第一介电层并裸露出该封胶。
5.如权利要求2所述的半导体封装件，其中该第二介电层的至少一部分填入该凹槽。
6.如权利要求1所述的半导体封装件，其中该芯片更包括：
一保护层，形成于该芯片的该主动表面上，具有数个暴露出该些接垫的保护层开孔。
7.如权利要求6所述的半导体封装件，其中该至少一对准标示结构至少包括一凹槽，其中该凹槽贯穿该第一介电层并裸露出该保护层。
8.如权利要求1所述的半导体封装件，其中该至少一对准标示结构至少包括四个凹槽，该些凹槽依据一矩形的四个角排列。
9.如权利要求1所述的半导体封装件，其中该至少一对准标示结构至少包括一柱体。
10.如权利要求1所述的半导体封装件，其中该至少一对准标示结构至少包括四个柱体，该些柱体依据一矩形的四个角排列。
11.如权利要求1所述的半导体封装件，其中该至少一对准标示结构至少包括一凹槽，该第二介电层的至少一部分填入该凹槽，该第二介电层具有一凹陷区，该凹陷区位于该第二介电层中对应于该凹槽的上表面。
12.一种半导体封装件的制造方法，至少包括：
提供一具有一黏贴层的载板；
重布数个芯片于该黏贴层上，各该些芯片分别具有一主动表面并包括数个接垫，该些接垫设于该主动表面，各该主动表面面向该黏贴层；
以一封胶，包覆于该些芯片的侧壁，使该封胶及该些芯片形成一重布芯片封胶体；
移除该载板及该黏贴层，使该重布芯片封胶体暴露出各该些芯片的该主动表面；
形成一第一介电层于该封胶及该主动表面的上方，该第一介电层具有数个第一开孔，该些第一开孔暴露出该些接垫；
形成一图案化导电层于各该些接垫的一部分及该第一介电层上；
形成数个对准标示结构于该第一介电层或该图案化导电层，该些对准标示结构重叠于该封胶与该主动表面中至少一者；
形成一第二介电层于该图案化导电层的一部分，该第二介电层具有数个第二开孔，该些第二开孔暴露出该图案化导电层的另一部分；
形成数个焊球于该些第二开孔，以使该些焊球与该图案化导电层电性连接；以及
切割该重布芯片封胶体成为数个半导体封装件。
13.如权利要求12所述的制造方法，其中形成该些对准标示结构的该步骤及形成该第一介电层的该步骤同时进行。
14.如权利要求12所述的制造方法，其中形成该些对准标示结构的该步骤及形成该图案化导电层的该步骤同时进行。
15.如权利要求12所述的制造方法，其中各该些对准标示结构的数量至少五个。
16.如权利要求12所述的制造方法，其中各该些对准标示结构至少包括一凹槽。
17.如权利要求16所述的制造方法，其中该第二介电层的至少一部分填入该凹槽。
18.如权利要求12所述的制造方法，其中各该些对准标示结构至少包括四个凹槽，该些凹槽依据一矩形的四个角排列。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374731A (zh) * 2015-11-05 2016-03-02 南通富士通微电子股份有限公司 封装方法
CN105225974A (zh) * 2015-11-05 2016-01-06 南通富士通微电子股份有限公司 封装方法
US11049816B2 (en) 2018-11-20 2021-06-29 Ningbo Semiconductor International Corporation Alignment mark and semiconductor device, and fabrication methods thereof
CN111199951B (zh) * 2018-11-20 2021-12-03 中芯集成电路（宁波）有限公司 半导体器件及其制作方法、对位标记的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6829823B2 (en) * 1999-07-02 2004-12-14 International Business Machines Corporation Method of making a multi-layered interconnect structure
CN101202259A (zh) * 2006-12-13 2008-06-18 财团法人工业技术研究院 芯片堆栈封装结构、内埋式芯片封装结构及其制造方法
CN101459152A (zh) * 2007-12-11 2009-06-17 钰桥半导体股份有限公司 具金属接点导孔的堆栈式半导体封装结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6829823B2 (en) * 1999-07-02 2004-12-14 International Business Machines Corporation Method of making a multi-layered interconnect structure
CN101202259A (zh) * 2006-12-13 2008-06-18 财团法人工业技术研究院 芯片堆栈封装结构、内埋式芯片封装结构及其制造方法
CN101459152A (zh) * 2007-12-11 2009-06-17 钰桥半导体股份有限公司 具金属接点导孔的堆栈式半导体封装结构

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