CN101459152A - 具金属接点导孔的堆栈式半导体封装结构 - Google Patents

具金属接点导孔的堆栈式半导体封装结构 Download PDF

Info

Publication number
CN101459152A
CN101459152A CNA2007102029964A CN200710202996A CN101459152A CN 101459152 A CN101459152 A CN 101459152A CN A2007102029964 A CNA2007102029964 A CN A2007102029964A CN 200710202996 A CN200710202996 A CN 200710202996A CN 101459152 A CN101459152 A CN 101459152A
Authority
CN
China
Prior art keywords
circuit layout
guide hole
base plate
several
dielectric base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007102029964A
Other languages
English (en)
Other versions
CN101459152B (zh
Inventor
陈振重
王家忠
陈进福
林文强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yuqiao Semiconductor Co Ltd
Bridge Semiconductor Corp
Original Assignee
Yuqiao Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yuqiao Semiconductor Co Ltd filed Critical Yuqiao Semiconductor Co Ltd
Priority to CN2007102029964A priority Critical patent/CN101459152B/zh
Publication of CN101459152A publication Critical patent/CN101459152A/zh
Application granted granted Critical
Publication of CN101459152B publication Critical patent/CN101459152B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开了一种具金属接点导孔的堆栈式半导体封装结构，具有供电连通的连通板，包括数个位于连通板上的数个焊接点，及一通过焊接点与连通板连接的金属接脚，而该金属接脚至少有一端位于该半导体封装结构上，其中，堆栈数个半导体封装结构时，相应的导电接脚的露出端连接在一起。

Description

具金属接点导孔的堆栈式半导体封装结构
技术领域：
本发明涉及一种具金属接点导孔的堆栈式半导体封装结构，尤指一种可堆栈的立体半导体封装结构。
背景技术：
可携式电子装置一向是在有限的尺寸下追求更好的性能与容量，这使得产业界不仅在晶粒层面上也在封装层面上增加其整合度，亦即，可将各晶粒堆栈在一封装结构上，或将良好的封装结构堆栈在一起，以获得更好的性能及密度。
晶粒堆栈的方法主要受限于最终封装结构的低良率。因为设计的复杂度或是与制程相关的问题，使得封装结构中无法避免有些晶粒存在低良率。若这些低良率晶粒未经预先检测就包含在堆栈结构中，则最终封装结构的良率之低将会无法接受，因其会等于个别晶粒的良率测试的总和。另外，预先测试或烧录装置的需要，加上其它技术性问题，例如不良的散热路径，以及可能存在的电子干扰(EMI)，都使得晶粒堆栈更加令人丧失兴趣。
美国专利号No.6,577,013(“Chip Size Semiconductor Packages with Stacked Dies”，issued on Jun.10，2003)的专利中，描述一藉堆栈数个晶粒以形成一具芯片大小的封装结构，该数个晶粒相互堆栈，使每一晶粒的终端焊点排成一列，而硅导孔(throughsilicon via)穿过终端焊点(terminal pad)，使各焊点经由插入导孔的导电线路或是接脚相连。除有与芯片堆栈相关的一般性问题外，该前案尚有一明显缺点，即该垂直连接方法是以一特殊结构堆栈相同的晶粒。这是因为导电焊点或线路必须插入穿透各晶粒终端焊点的导孔以连接。亦即，若有一不同的晶粒放置于该堆栈结构中，其终端焊点就无法于特定垂直路径上连接，造成终端焊点脱离，而不具所设计的功能。再者，因数晶粒表面的终端焊点相当细微，为避免破坏焊点，在焊点周围所钻出的导孔的实际尺寸必须够小。而小的导孔将迫使以机器插入的接脚细薄脆弱，基于其低产出及低制造良率，如此将使批量生产不切实际，故成为一严重问题。
美国专利号No.6,908,785(“Multi-Chip Package(MCP)with a Conductive Barand Method for Manufacturing the Same”，issued on Jun.21，2005)的专利中，描述另一种芯片堆栈结构，具数个焊点重布线(pad re-distribution line)于芯片表面，以重排原有的终端焊点形成垂直连接。虽然该方法提供的堆栈方法较有弹性，可缓和仅经由原有焊点垂直连接的严格限制，但该裸晶堆栈方法仍然有一缺点，即必须在晶粒边界才可能进行垂直堆栈。再者，重新安置的焊点必须置于下方没有电路的区域，这是为确保导孔不会破坏电路而影响芯片的正常功能，但除非在设计上已经预先保留这些区域，否则在实际操作上并不可能。
另一方面，藉堆栈多个封装结构成品可以整合硅晶密度或是机能以形成一多封装结构模块。此种方法是将每个晶粒先封装在各自的封装结构中，再相互合并，以最小成本得到最大成效。此种方法相较于晶粒堆栈的封装结构可提供许多优点。例如，在将封装结构加以堆栈以前，每个封装结构可作电子测试，而除非其表现令人满意，否则就加以淘汰。如此，最终的多封装堆栈结构模块可得到最好的良率。而在堆栈的封装结构间以及模块的顶端插入一个散热器，则可更有效率的冷却堆栈封装结构。封装层级的堆栈(Package level stacking)也能够让RF晶粒具有电子屏蔽功能，以降低对模块内其它晶粒的干扰。然而，若在芯片上的封装材料完全阻断垂直连接通道，则将一封装结构置放于另一封装结构上的堆栈方法将受到挑战。因此，在层层堆栈的封装结构中，顶端与底层的封装结构间具有垂直连接(z-axisconnection)，就制造方便性、设计灵活度及成本的观点而言，为一关键技术。
已有许多垂直连接的堆栈方法被提出来，包括外围焊接球连接(peripheral solderball connection)，及在底层封装结构顶端包覆可挠式基板(flexible substrate)等。在层层堆栈封装结构中，使用外围焊接球会严重限制设计灵活度，且导致封装结构的低良率及大尺寸。而使用可挠式包覆基板，一般而言，有较佳的设计灵活度，但折迭过程所需的制造基础较不稳固，除此之外，可挠式折迭需要两层金属软板，材料较为昂贵。再者，由于两层金属基板中电路路径的限制，可挠式折迭基板仅适用相对低的接脚数。
焊接球连接的限制进一步详述如图6及图7所示。图6为一传统球门阵列(ball gridarray，BGA)封装结构剖面图。BGA封装结构600包含一半导体芯片610及一连接板620。该半导体芯片610的第一表面610a上具有数个输出入点611，配置有数个集成电路(IC)。该连接板620藉由黏着剂630，例如固晶胶(die attach epoxy)，固定于半导体芯片610的第二表面610b上，且连接板620具有一电介质基板621，该电介质基板621的第一表面上形成一提供线路接合端线(wire bond finger)624的电路模板(circuit pattern)622。该电介质基板621的第二表面上形成另一配置有数个传导区(conductive land)625的电路布局623。电路模板622、电路布局623包含一导电材料，例如铜，且以电镀导孔626连接。阻焊漆(solder mask)627、628分别涂布于电介质基板621及电路模块622和电路布局623，使固接点(bonding site)下方的金属露出，以提供电子连接，例如线路接合端线624与传导区625分别与各线路640及焊接球670连接。
半导体芯片610的输出入点611以导电线路640与连接板620第一表面上的线路接合端线624电连接。为防止半导体芯片610及路线640与外界环境接触，用树脂封装材料650封装连接板620的第一表面，以利操作。封装后，数个焊接球670会回流而熔化在电路布局623的传导区625上，以提供电路板互连。
图7为传统二层堆栈封装结构(2-stacked package-on-package)模板剖面图，其中，在一堆栈形式的封装结构间藉焊接球775形成一垂直连接(z-interconnect)。于该堆栈结构中，底层封装结构如图6所示，在电介质基板的第一表面具有数个传导区，这些传导区位于封装结构周边，且未被封装材料所封装。另一封装结构(即”顶层”封装结构)堆栈在底层封装结构上，与底层封装结构的结构相似，只是焊接球仅安置在封装结构周边。藉焊接球775回流至底层封装结构上表面的传导区，可达成二层堆栈封装结构的垂直连接。
上面所述传统堆栈封装结构有以下问题，顶层和底层封装结构的间距，必须至少是底层封装结构的封装高度，一般来说介于0.5mm至1.5mm范围内。因此，焊接球775直径长度必须长到足以在回流时与底部BGA的固定垫(bonding pad)顺利接触，亦即，焊接球775的直径必须大于底层封装结构的封装高度。而一个大的焊接球直径即表示一个大的焊接球高度，限制了有限空间内可空纳的球数。
以上所述的传统堆栈封装结构，由于焊接球的周边配置问题，迫使该堆栈封装结构不得不比BGA的标准尺寸大，如此则产生一个问题，即无法适用于各种小型电子设备，例如记忆体模块、记忆卡、行动电话、笔记型计算机及个人数字助理(PDA)。
美国专利号No.6,900,074(“Z-axis Connection of Multiple Substrates byPartial Insertion of Bulges of a Pin”，issued on April 6，2004)的专利中，描述一立体电路模块，利用弯曲接脚(twist pin)电连接数个具隔离空间的电路板。该前案有一明显缺陷，即接脚和电镀导孔之间没有金属性(metallurgical)连接，故在各种热处理之下装配电路板时，其物理性接触并不稳固。
而观诸现行已知半导体芯片装配的各种发展阶段与限制，半导体芯片装配的需求在于节省成本，可信赖，且可同时提供优良的机械与电子特性，以及对一特定应用有效地使用一特别连结技术。
故，一般习用者无法符合使用者于实际使用时所需。
发明内容：
本发明所要解决的技术问题是：针对上述现有技术的不足，提供具金属接点导孔的堆栈式半导体封装结构，一半导体封装结构，具一导孔及一插入的金属接脚，适用于层迭封装结构模块。
为了解决上述技术问题，本发明所采用的技术方案是：一具金属接点导孔的堆栈式半导体封装结构，至少包含一连接板、数个电路布局、一半导体芯片、数个线固接点、一树脂封装材料、数导孔、数金属接脚、及数个传导固接点，该连接板具有一电介质基板，该电介质基板包含一第一表面及相对的一第二表面；该电路布局位于该电介质基板的第一表面以及第二表面上，该电路布局具数个线路接合端线，并且该电介质基板第一表面上一个以上的电路布局经由电镀导孔电连接至该电介质基板第二表面上一个以上的电路布局；该半导体芯片具有数个输出入点；每一个线固接点电连接该半导体芯片的一输出入点与该电介质基板一表面上该电路布局的一对应线路接合端线；该树脂封装材料具有第一表面及相对的第二表面，该树脂封装材料的第一表面具第一方向，该树脂封装材料的第二表面具相对于第一方向的第二方向，该半导体芯片嵌入该树脂封装材料中，且该树脂封装材料在该第一方向覆盖并垂直延伸至该半导体芯片之外；该数个传导固接点连接该金属接脚与该电路布局，并在该金属接脚与该电路布局间提供电延续性；其特点是：所述数个导孔设置于该半导体芯片外围外且垂直延伸穿越该堆栈式半导体封装结构，即该树脂封装材料的第一表面至该连接板的第二表面间的所有厚度；所述数个金属接脚插入该导孔，在该第一方向以及该第二方向上直立，垂直延伸穿越该导孔的第一及第二表面，且具有两个露出端作为上下堆栈时的连接途径。
本发明采用的另一种技术方案是：一具金属接点导孔的堆栈式半导体封装结构，至少包含：一连接板、数电路布局、一半导体芯片、数个线固接点、数导孔、数金属接脚、数传导固接点；该连接板有一电介质基板，该电介质基板包括一第一表面及一相对第二表面；数个电路布局位于该电介质基板的第一表面以及第二表面上，该电路布局具数个线路接合端线，并且该电介质基板第一表面上一个以上的电路布局经由电镀导孔电连接至该电介质基板第二表面上一个以上的电路布局；该半导体芯片具有数个输出入点；该每一个线固接点电连接该半导体芯片的一输出入点与该电介质基板一表面上该电路布局的一对应线路接合端线；该数个传导固接点在该电路布局上接触该金属接脚，并在该金属接脚与该电路布局间提供电延续性；其特征点是：所述数个导孔设置于该半导体芯片外围外且垂直延伸穿越该堆栈式半导体封装结构，即该树脂封装材料的第一表面至该连接板的第二表面间所有厚度；所述数个金属接脚插入该导孔，在该第一方向以及该第二方向上直立，垂直延伸出该电介质基板的第一及第二表面，且具有两个露出端作为上下堆栈时的连接途径。
如此，该半导体封装结构具一导孔及一插入的金属接脚，适用于层迭封装结构模块；可方便制造半导体封装结构及节省成本。
附图说明：
图1是本发明第一实施例的半导体封装结构剖面图。
图2是本发明第一实施例的半导体封装结构边缘导孔下视图。
图3是本发明第二实施例的半导体封装结构剖面图。
图4是本发明第三实施例的半导体封装结构剖面图。
图5是本发明第四实施例的半导体封装结构剖面图。
图6是本发明制造半导体封装结构的第一阶段剖面图。
图7是本发明制造半导体封装结构的第二阶段剖面图。
图8是本发明制造半导体封装结构的阶段一剖面图。
图9是本发明制造半导体封装结构的第三阶段剖面图。
图10是本发明制造半导体封装结构的第四阶段剖面图。
图11是本发明制造半导体封装结构的第五阶段剖面图。
图12是本发明制造半导体封装结构的第六阶段剖面图。
图13是本发明制造半导体封装结构的第七阶段剖面图。
图14是传统BGA半导体封装结构剖面图。
图15是传统具焊点球供BGA半导体堆栈封装结构间垂直连接的多封装结构剖面图。
标号说明：
半导体封装结构 100、200、300、400
半导体芯片 110、210、310、510
第一表面 110a
第二表面 110b、210b
输出入点 111、211、311、511
连接板 120、220、320、520
电介质基板 121、221、321、521
第一表面 121a、221a、321a、521a
第二表面 121b、221b、321b、521b
电路布局 122、123、222、223、322、323、522、523
线路接合端线 124、224、524
传导区 125、225、325、525
阻焊漆 127、128、227、228、327、328、527、528
黏着剂 130、230、530
线固接点 140、240、540
树脂封装材料 150、250、550
传导固接点(焊锡) 160、260、360、560
导孔 180、280、580
金属接脚 190、290、390、590
终端表面 190a、190b         第一表面 200a
第二表面 200b               第一表面 310a
固定焊点 324                底部填充剂 330
连接凸块 340                顶端封装结构 400a
底层封装结构 400b           焊锡 475
焊接球 460                  顶端金属接脚 490a
底部金属接脚 490b           连接板 500
具体实施方式：
请参阅图1所示，为本发明第一实施例的半导体封装结构剖面图。如图所示：一堆栈半导体封装结构100具有数个金属接脚，插入穿透该半导体封装结构100，其中，该金属接脚以焊锡与一电路布局122、123互连，该半导体封装结构100包含一半导体芯片110、及一连接板120，该半导体芯片110的第一表面110a具有数个输出入点111；该连接板120包含一电介质基板121及位于该电介质基板121各表面上的电路布局122、123。该连接板120以黏着剂130，如固晶胶(die attach epoxy)，固定在该半导体芯片110的第二表面110b上。
本发明可使用不同的基板，包括一层压板、一弹性聚亚酰氨胶带(polyimide tape)或一陶瓷基板。该电路布局122配置有线路接合端线(wire bond finger)124；并与一传导区125在该电介质基板121的第一表面121a上形成。另一电路布局123在该电介质基板121的第二表面121b上形成。该传导区125具一下方焊点。阻焊漆127、128分别涂布在电路布局122、123上，以露出下方连接处的金属供电子连接。该连接板的第一表面上的电路布局朝向芯片横向延伸至传导区125之外。
该半导体芯片110与电路布局122间藉该半导体芯片110的输出入点111与该电介质基板121第一表面121a的线路接合端线124间的线固接点140连接。
该半导体芯片110及线固接点140系以树脂黏着剂(resin encapsulant)150封装，可以防护外界物理性、化学性或机械性的损害。该树脂封装材料150将该电介质基板121的第一表面121a整体完全封装。
请进一步参阅图2所示，为本发明第一实施例的半导体封装结构边缘导孔下视图。如图所示：封装结构边缘的数个导孔180穿透树脂封装材料150、传导固接点160及连接板120。
当使用0.2mm的钻头时，导孔180的细致程度可至0.4mm。假设导孔至晶粒边缘的最小空隙为0.1mm，则各边尺寸的扩展因导孔180而可小至0.4mm无论BGA封装厚度为何。
依此方法，堆栈封装结构的封装面积(footprint)及厚度皆可大幅缩减，且在绝大部分应用上都在可接受范围内，如此可同时将数目众多的金属接脚置放于封装材料中，且围绕芯片。制造方便性及设计灵活性皆有助于此项特性。
数个的金属接脚190置入导孔180中，导孔180具略小或几乎等于金属接脚的直径，以提供良好的机械接合。该金属接脚190主要系横向与传导固接点(conductivebond)160(通常为焊锡)电连接；而传导固接点160系自连接板120的第一表面与该电路布局122电连接。该传导固接点160在金属接脚190、电路布局122、线固接点140及半导体芯片110的输出入点111间提供电延续性(electricalcontinuity)。
例如，0.2mm的导孔穿透一厚度18μm的封闭电路布局122所露出的传导区域是3.14x200 x 18μm平方，此区域限定该导孔180中的金属接脚190至该电路布局122间的最大接触区域，且因其通常太小，以致无法获得任何可接受的可信任接触点。
藉由在钻出导孔180前熔点焊锡(通常约100μm高)于电路布局上，该电接触区域在导孔180内大幅增至600％，此接触区域的扩大不仅降低接触电组并增进封装结构可信度，同时可在堆栈时提供非常细致的垂直连接(z-interconnect)。
该金属接脚190有二露出端，其具终端表面190a与该封装结构的第一表面同向，而其它终端表面190b与该封装结构的第二表面同向。且该终端表面190a、190b分别在上下堆栈时作为连接之用。
与一般常用的焊接球(solder ball)相较，金属接脚190系强化z轴垂直连接。一般而言，该金属接脚190可视为预成形圆柱，较回流后可能变形的焊接球更为坚固。
请参阅图3所示，为本发明第二实施例的半导体封装结构剖面图。如图所示：一半导体封装结构200的导电区与传导固接点并不封装入树脂封装材料。
半导体封装结构200含有半导体芯片210，具有数个输出入点211，提供数个集成电路(IC)。一连接板220藉由一黏着剂230，例如固晶胶，固定于半导体芯片210的第二表面210b上。
该连接板220具一电介质基板221。一配置线路接合端线224的电路布局222在电介质基板221的第一表面221a上形成，另一个电路布局223，以及传导区225在电介质基板221的第二表面221b上形成，在电路布局222、223上分别涂布阻焊漆227、228，露出固定位置下方的金属作为电子连接。
半导体芯片210与电路布局223藉由半导体芯片210的输出入点211、电介质基板221第一表面221a的线路接合端线224、导孔280及另一电路布局223之间的线固接点(wire bond)240所连接。连接板第二表面的电路布局223朝向芯片横向延伸至传导区225之外。
该封装半导体芯片210与线固接点240以一树脂封装材料250封装。该树脂封装材料250将该电介质基板221的第一表面221a整体完全封装。
位于封装结构边缘的数个导孔280穿透该树脂封装材料250、该连接板220、该传导区225及传导固接点260。数个金属接脚290放置在导孔280中，且具一较导孔280略小或是几乎相同的直径。
该金属接脚290主要自横向与该传导固接点260电连接；且该传导固接点260自连接板220的第二表面与电路布局223电连接。传导固接点260在金属接脚290、电路布局223、电镀导孔280、电路布局222、线固接点240，以及半导体芯片210的输出入点211间提供电延续性。该金属接脚290的露出部分位于该封装结构的第一表面200a及第二表面200b作为上方及下方堆栈时终端的一部分。
请参阅图4所示，为本发明第三实施例的半导体封装结构剖面图。如图所示：一半导体封装结构300连接板的第一表面与第二表面未被树脂封装材料所封装，且该半导体封装结构300的连接方式为覆晶封装。
该半导体封装结构300有一半导体芯片310，其输出入点311上有数个连接凸块340具数个集成电路。一连接板320以黏着剂，通常即底部填充剂330，固定于该半导体芯片310的第一表面310a。该连接凸块340由焊锡或金制成。
该连接板320具有一电介质基板321。一电路布局322在该电介质基板321的第一表面321a上形成且具固定焊点324。另一电路布局323在电介质基板321的第二表面321b上形成，阻焊漆327、328分别涂布于该电路布局322、323，以露出固定焊点处的下方金属供电连接。
该半导体芯片310与电路布局322间的连接藉由该半导体芯片310的输出入点311，在该电介质基板321的第一表面321a上的固定焊点324及电路布局322间的连接凸块340获得。该连接板第一表面的电路布局322朝向芯片横向延伸。
封装结构边缘的数个导孔380穿透连接板320、传导区325及传导固接点360(通常为焊锡)。数个金属接脚390存留在导孔380中，且具直径与导孔380相同或几乎相同。金属接脚390主要系自横向与传导固接点360电子连接；而该传导固接点360系自连接板320的第二表面电连接至电路布局323。该传导固接点360在金属接脚390、电路布局323、导孔、其它电路布局322、连接凸块340(即螺柱焊接)及半导体芯片310的输出入点311间提供电延续性。
金属接脚390的露出端位于封装结构第一表面及第二表面，分别作为上下方堆栈时终端的一部分。
请参阅图5所示，为本发明第四实施例的半导体封装结构剖面图。如图所示：一二层式堆栈的半导体封装结构400包含一顶端封装结构400a，具数顶端金属接脚490a；及一底层封装结构400b，具数个底部金属接脚490b，其中，该顶端金属接脚490a与底部金属接脚490b连接；该底部金属接脚490b与顶端金属接脚490a相对应；且该顶端与底部金属接脚490a、490b以焊锡475相互连接。而该底层封装结构400b具数个焊接球460或传导区(land grid array)。
首先分配焊锡475至底层封装结构400b的金属接脚490b一端，再与顶端封装结构400a的金属接脚490a排成一列。为帮助两封装结构间的物理与电子连接，顶端金属接脚490a与底部金属接脚490b藉由焊锡回流加以熔接。
请参阅图6至图13所示，为本发明制造半导体封装结构的各阶段剖面图。如图所示：图6中，连接板500有一电介质基板521；一具线路接合端线524的电路布局522；及一在该电介质基板521的第一表面521a上的传导区525。另一电路布局523在该电介质基板521的第二表面521b上形成。阻焊漆527、528分别涂布在电路布局522、523上，露出固接点的下方金属形成电连接。
在图7中，一焊锡560在电路布局522的传导区525上熔化。该焊锡560熔点在传导区525上为让焊锡在之后的阶段回流。预先熔点的焊锡提供一易于组装的程序以协助一插入的金属接脚与一电路布局间的电接触。
在图8中，一半导体芯片510藉黏着剂530固接该连接板500。
在图9中，该半导体芯片510与电路布局522间的连接，系经半导体芯片510的输出入点511与电介质基板521第一表面521a上的线路接合端线524间的线固接点540所形成。
在图10中，该半导体芯片510、线固接点540、及焊锡560以树脂封装材料550封装。
在图11中，数个导孔580沿着封装结构的边缘形成，该些导孔580穿透该树脂封装材料550、焊锡560及连接板520。
在图12中，数个金属接脚590，其直径与导孔相近或几乎相同，分别插入该导孔580。
在图13中，该金属接脚590在焊锡回流之后锁住并定位，其中，该焊锡560熔接该金属接脚590且自连接板520的第一表面与电路布局522电连接。该焊锡560做为一传导固接点，系在该金属接脚590、电路布局522、线固接点540及半导体芯片510的输出入点511间提供电延续性。
制造半导体堆栈封装结构可进一步包括自一串带(strip)中测试与切割(singulation)封装结构成品，例如单切或冲切；以及封装以便进一步使用。
本发明具一优点为可方便制造半导体封装结构及节省成本。
该封装结构有利之处在于可在堆栈组装前加以测试，而性能或可靠度未达要求的封装结构可被除去，故仅有测试后状况良好的封装结构会被使用在堆栈模块中以极大化最终组装良率，令人满意。
本发明另一个优点是在印刷电路板(PCB)及连接器工业(connector industries)具良好的钻孔及金属接脚插入程序；并因此本发明的技术在多层封装结构堆栈上具最低成本，毋需经过重大的修改，即可直接适用于半导体封装工业。
本发明的优点尚有该金属接脚为一独立组件，藉此可确保强健的机械强度、一致性及垂直电连接。
本发明的优点尚有插入的金属接脚与电路布局间的接触区域大幅增加，系由于导孔中所露出焊锡的接触面积大，故而确保一可信赖的横向连接。
本发明的优点尚有封装结构不需要在导孔中包含化学湿性电镀，因其冗长、不易控制且不可信赖，尤其当树脂封装材料中包含填充料时。
本发明的优点尚有封装结构不需在导孔中充填焊膏(solder paste)或是导电胶(conductive adhesive)，虽然本发明的程序仍具灵活度可在需要时使用这些技术。
本发明的优点尚有围绕芯片的数个金属接脚可提供一电子屏蔽以限制RF芯片与其它相邻芯片间的电子干扰，而在一些情况下，此种电子屏蔽状态可额外作为散热片之用。
本发明的优点尚有该封装结构可适用于各式连接板，包括普通的层压板，可挠屈材料或陶瓷基板，板子可具有单一或复数个路径层(routing layer)，可制造垂直连接点以连接插入的金属接脚与所设计的电路。

Claims (7)

  1. 【权利要求1】一种具金属接点导孔的堆栈式半导体封装结构，至少包含一连接板、数电路布局、一半导体芯片、数个线固接点、一树脂封装材料、数导孔、数金属接脚、及数个传导固接点，该连接板具有一电介质基板，该电介质基板包含一第一表面及相对的一第二表面；该电路布局位于该电介质基板的第一表面以及第二表面上，该电路布局具数个线路接合端线，并且该电介质基板第一表面上一个以上的电路布局经由电镀导孔电连接至该电介质基板第二表面上一个以上的电路布局；该半导体芯片具有数个输出入点；每一个线固接点电连接该半导体芯片的一输出入点与该电介质基板一表面上该电路布局的一对应线路接合端线；该树脂封装材料具有第一表面及相对的第二表面，该树脂封装材料的第一表面具第一方向，该树脂封装材料的第二表面具相对于第一方向的第二方向，该半导体芯片嵌入该树脂封装材料中，且该树脂封装材料在该第一方向覆盖并垂直延伸至该半导体芯片之外；该数个传导固接点连接该金属接脚与该电路布局，并在该金属接脚与该电路布局间提供电延续性；其特征在于：
    所述数个导孔设置于该半导体芯片外围外且垂直延伸穿越该堆栈式半导体封装结构，即该树脂封装材料的第一表面至该连接板的第二表面间的所有厚度；所述数个金属接脚插入该导孔，在该第一方向以及该第二方向上直立，垂直延伸穿越该导孔的第一及第二表面，且具有两个露出端作为上下堆栈时的连接途径。
  2. 【权利要求2】如权利要求1所述的具金属接点导孔的堆栈式半导体封装结构，其特征在于：所述传导固接点自该连接板的第一表面接触该电路布局。
  3. 【权利要求3】如权利要求1所述的具金属接点导孔的堆栈式半导体封装结构，其特征在于：所述传导固接点自该连接板的第二表面接触该电路布局。
  4. 【权利要求4】如权利要求1所述的具金属接点导孔的堆栈式半导体封装结构，其特征在于：所述传导固接点自该连接板的两个表面接触该电路布局。
  5. 【权利要求5】如权利要求1所述的具金属接点导孔的堆栈式半导体封装结构，其特征在于：所述传导固接点为焊锡。
  6. 【权利要求6】如权利要求1所述的具金属接点导孔的堆栈式半导体封装结构，其特征在于：所述传导固接点为导电黏着剂。
  7. 【权利要求7】一种具金属接点导孔的堆栈式半导体封装结构，至少包含：一连接板、数电路布局、一半导体芯片、数个线固接点、数导孔、数金属接脚、数传导固接点；该连接板有一电介质基板，该电介质基板包括一第一表面及一相对第二表面；数个电路布局位于该电介质基板的第一表面以及第二表面上，该电路布局具数个线路接合端线，并且该电介质基板第一表面上一个以上的电路布局经由电镀导孔电连接至该电介质基板第二表面上一个以上的电路布局；该半导体芯片具有数个输出入点；该每一个线固接点电连接该半导体芯片的一输出入点与该电介质基板一表面上该电路布局的一对应线路接合端线；该数个传导固接点在该电路布局上接触该金属接脚，并在该金属接脚与该电路布局间提供电延续性；其特征在于：
    所述数个导孔设置于该半导体芯片外围外且垂直延伸穿越该堆栈式半导体封装结构，即该树脂封装材料的第一表面至该连接板的第二表面间所有厚度；所述数个金属接脚插入该导孔，在该第一方向以及该第二方向上直立，垂直延伸出该电介质基板的第一及第二表面，且具有两个露出端作为上下堆栈时的连接途径。
CN2007102029964A 2007-12-11 2007-12-11 具金属接点导孔的堆栈式半导体封装结构 Expired - Fee Related CN101459152B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2007102029964A CN101459152B (zh) 2007-12-11 2007-12-11 具金属接点导孔的堆栈式半导体封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2007102029964A CN101459152B (zh) 2007-12-11 2007-12-11 具金属接点导孔的堆栈式半导体封装结构

Publications (2)

Publication Number Publication Date
CN101459152A true CN101459152A (zh) 2009-06-17
CN101459152B CN101459152B (zh) 2012-05-23

Family

ID=40769909

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007102029964A Expired - Fee Related CN101459152B (zh) 2007-12-11 2007-12-11 具金属接点导孔的堆栈式半导体封装结构

Country Status (1)

Country Link
CN (1) CN101459152B (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097395A (zh) * 2009-12-11 2011-06-15 日月光半导体（上海）股份有限公司 具有内嵌芯片的基板结构
CN101964338B (zh) * 2009-07-24 2012-11-14 日月光半导体制造股份有限公司 半导体封装件、其制造方法及重布芯片封胶体
CN102820267A (zh) * 2011-06-10 2012-12-12 钰桥半导体股份有限公司 插销式半导体封装堆栈结构
CN104810320A (zh) * 2013-11-20 2015-07-29 钰桥半导体股份有限公司 半导体组件及其制作方法
CN105280580A (zh) * 2014-06-02 2016-01-27 英飞凌科技股份有限公司 引线封装体和电子部件的三维堆叠
CN106206469A (zh) * 2015-05-29 2016-12-07 爱思开海力士有限公司 半导体封装及其制造方法
CN106505062A (zh) * 2015-09-03 2017-03-15 钰桥半导体股份有限公司 互连基板、其制作方法及垂直堆叠式半导体组件
US9607917B2 (en) 2009-12-07 2017-03-28 Intersil Americas LLC Stacked inductor-electronic package assembly and technique for manufacturing same
CN110010589A (zh) * 2018-01-04 2019-07-12 长鑫存储技术有限公司 堆叠型半导体封装方法及封装结构
CN111430322A (zh) * 2020-03-05 2020-07-17 广东工业大学 一种系统级扇出型封装结构及封装方法
US20210043465A1 (en) * 2017-10-05 2021-02-11 Amkor Technology Singapore Holding Pte. Ltd. Electronic device with top side pin array and manufacturing method thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6577013B1 (en) * 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
CN100511617C (zh) * 2006-09-21 2009-07-08 日月光半导体制造股份有限公司 立体式封装结构及其制造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101964338B (zh) * 2009-07-24 2012-11-14 日月光半导体制造股份有限公司 半导体封装件、其制造方法及重布芯片封胶体
US9607917B2 (en) 2009-12-07 2017-03-28 Intersil Americas LLC Stacked inductor-electronic package assembly and technique for manufacturing same
CN102097395A (zh) * 2009-12-11 2011-06-15 日月光半导体（上海）股份有限公司 具有内嵌芯片的基板结构
CN102820267A (zh) * 2011-06-10 2012-12-12 钰桥半导体股份有限公司 插销式半导体封装堆栈结构
CN104810320A (zh) * 2013-11-20 2015-07-29 钰桥半导体股份有限公司 半导体组件及其制作方法
CN105280580A (zh) * 2014-06-02 2016-01-27 英飞凌科技股份有限公司 引线封装体和电子部件的三维堆叠
CN105280580B (zh) * 2014-06-02 2018-07-20 英飞凌科技股份有限公司 引线封装体和电子部件的三维堆叠
CN106206469B (zh) * 2015-05-29 2019-10-25 爱思开海力士有限公司 半导体封装及其制造方法
CN106206469A (zh) * 2015-05-29 2016-12-07 爱思开海力士有限公司 半导体封装及其制造方法
CN106505062A (zh) * 2015-09-03 2017-03-15 钰桥半导体股份有限公司 互连基板、其制作方法及垂直堆叠式半导体组件
US20210043465A1 (en) * 2017-10-05 2021-02-11 Amkor Technology Singapore Holding Pte. Ltd. Electronic device with top side pin array and manufacturing method thereof
CN110010589A (zh) * 2018-01-04 2019-07-12 长鑫存储技术有限公司 堆叠型半导体封装方法及封装结构
CN111430322A (zh) * 2020-03-05 2020-07-17 广东工业大学 一种系统级扇出型封装结构及封装方法

Also Published As

Publication number Publication date
CN101459152B (zh) 2012-05-23

Similar Documents

Publication Publication Date Title
CN101459152B (zh) 具金属接点导孔的堆栈式半导体封装结构
US7656031B2 (en) Stackable semiconductor package having metal pin within through hole of package
US5744827A (en) Three dimensional stack package device having exposed coupling lead portions and vertical interconnection elements
US6531337B1 (en) Method of manufacturing a semiconductor structure having stacked semiconductor devices
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
US7400032B2 (en) Module assembly for stacked BGA packages
US7915077B2 (en) Methods of making metal core foldover package structures
KR101194842B1 (ko) 반도체 패키지가 삽입된 인쇄회로기판
KR101106412B1 (ko) 최적 와이어 접합 배치를 구비하는 반도체 패키지
US6890798B2 (en) Stacked chip packaging
US8183687B2 (en) Interposer for die stacking in semiconductor packages and the method of making the same
EP1367642A2 (en) Semiconductor device having a heat spreader exposed from a seal resin
KR20100050511A (ko) 몸체-관통 전도성 비아를 갖는 패키징된 집적 회로 장치 및 그 제조 방법
CN101232004A (zh) 芯片堆叠封装结构
US6879047B1 (en) Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
CN206259351U (zh) 电子设备
US6495400B1 (en) Method of forming low profile semiconductor package
CN218414563U (zh) 封装结构、线路板及电子设备
US10497655B2 (en) Methods, circuits and systems for a package structure having wireless lateral connections
TWI357653B (zh)
CN102820267A (zh) 插销式半导体封装堆栈结构
CN215220719U (zh) 一种双面封装结构
Kweon et al. Dual chip memory package

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120523

Termination date: 20161211