CN100511617C - 立体式封装结构及其制造方法 - Google Patents

立体式封装结构及其制造方法 Download PDF

Info

Publication number
CN100511617C
CN100511617C CNB2006101272988A CN200610127298A CN100511617C CN 100511617 C CN100511617 C CN 100511617C CN B2006101272988 A CNB2006101272988 A CN B2006101272988A CN 200610127298 A CN200610127298 A CN 200610127298A CN 100511617 C CN100511617 C CN 100511617C
Authority
CN
China
Prior art keywords
semiconduction
conductive layer
hole
layer
weld pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2006101272988A
Other languages
English (en)
Other versions
CN101150081A (zh
Inventor
黄敏龙
王维中
郑博仁
余国宠
苏清辉
罗健文
林千琪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CNB2006101272988A priority Critical patent/CN100511617C/zh
Publication of CN101150081A publication Critical patent/CN101150081A/zh
Application granted granted Critical
Publication of CN100511617C publication Critical patent/CN100511617C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种立体式封装结构及其制造方法。该制造方法包括以下步骤：(a)提供一个半导性本体；(b)在该半导性本体上形成至少一个盲孔；(c)在该盲孔的侧壁上形成一绝缘层；(d)在该绝缘层上形成一导电层；(e)在该导电层上形成一干膜；(f)在所述盲孔内填入金属；(g)移除该干膜，且图案化该导电层；(h)移除该盲孔内所述金属的一部分，以形成一空间；(i)移除该半导性本体第二表面的一部分以及绝缘层的一部分，以暴露出导电层的一部分；(j)在导电层下端形成一焊料，其中焊料的熔点低于金属；(k)堆叠复数个所述半导性本体，并且进行回焊；以及(l)切割所述堆叠后的半导性本体，以形成复数个立体式封装结构。由此，导电层的下端及其上的焊料“插入”下方的半导性本体空间中，因而使得导电层与焊料的接合更为稳固，并且接合后立体式封装结构的整体高度可以有效地降低。

Description

立体式封装结构及其制造方法
技术领域
本发明涉及一种封装结构及其制造方法，尤其是一种立体式封装结构及其制造方法。
背景技术
请参考图1，图为美国第US4,499,655号专利所揭露的立体式封装结构在回焊前的示意图。立体式封装结构1包括一第一单元10及一第二单元20。第一单元10包括一第一半导性本体11、至少一第一孔12、一第一导电层(conductive layer)13及一第一焊料(solder)14。第一半导性本体11具有一第一表面111及一第二表面112，第一表面111具有至少一第一焊垫(图中未显示)及一第一保护层(protection layer)113，第一保护层113暴露出第一焊垫。第一孔12贯穿第一半导性本体11。第一导电层13位于第一孔12的侧壁上，且覆盖第一焊垫及第一保护层113。第一焊料14位于第一孔12内，第一焊料14通过第一导电层13电气连接第一焊垫。第一焊料14上端延伸到第一半导性本体11第一表面111的上方，其下端延伸到第一半导性本体11第二表面112的下方。
第二单元20堆叠在第一单元10上。第二单元20包括一第二半导性本体21、至少一第二孔22、一第二导电层23及一第二焊料24。第二半导性本体21具有一第一表面211及一第二表面212，第一表面211具有至少一第二焊垫(图中未显示)及一第二保护层213，第二保护层213暴露出第二焊垫。第二孔22贯穿第二半导性本体21。第二导电层23位于第二孔22侧壁上，且覆盖第二焊垫及第二保护层213。第二焊料24位于第二孔22内，第二焊料24通过第二导电层23电气连接第二焊垫。第二焊料24上端延伸到第二半导性本体21第一表面211的上方，其下端延伸到第二半导性本体21第二表面212的下方。第二焊料24下端对准接触第一焊料14的上端，经过回焊(reflow)后，使得第一单元10及第二单元20接合而成为立体式封装结构1，如图2所示。
在立体式封装结构1，第一焊料14及第二焊料24的形成方式是将第一半导性本体11及第二半导性本体21置于一焊料浴(solder bath)上方，利用毛细管现象使焊料进入第一孔12及第二孔22，而形成第一焊料14及第二焊料24。
立体式封装结构1的缺点如下，由于第一焊料14及第二焊料24是利用毛细管现象所形成，因此其上端和下端均为半圆球状(图1)，如此在第一单元10及第二单元20对准接合时，会增加对准的困难，而且回焊(reflow)后第一单元10及第二单元20间的接合并不稳固。此外，这些多余的半圆球状焊料使得第一单元10及第二单元20接合后，无法有效地降低整体高度。
因此，有必要提供一种创新且具进步性的立体式封装结构及其制造方法，以解决上述问题。
发明内容
本发明的主要目的在于提供一种立体式封装结构及其制造方法，以解决上述现有技术之问题。
为实现所述之目的，本发明的主要目的在于提供一种立体式封装结构制造方法，立体式封装结果制造方法包括以下步骤：提供一半导性本体(semiconductor body)，半导性本体具有一第一表面及一第二表面，第一表面具有至少一焊垫及一保护层(protection layer)，保护层暴露出焊垫；在半导性本体的第一表面上形成至少一个盲孔；在盲孔侧壁上形成一绝缘层(isolation layer)；形成一导电层(conductive layer)，导电层覆盖焊垫、保护层及绝缘层；在导电层上形成一干膜(dry film)，干膜在盲孔的相对位置开设有开口；在盲孔内填入一金属；移除干膜，且图案化导电层；移除盲孔内金属的一部分，以形成一空间；移除半导性本体第二表面的一部分及绝缘层的一部分，以暴露出导电层的一部分；在导电层下端形成一焊料，其中焊料熔点低于金属；堆叠复数个所述半导性本体，且进行回焊(reflow)；以及切割所述堆叠后的半导性本体，以形成复数个立体式封装结构。
本发明的另一目的在于提供一种立体式封装结构；包括一第一单元及一第二单元。第一单元包括：一第一半导性本体、至少一第一孔、一第一绝缘层(isolation layer)、一第一导电层(conductive layer)、一第一金属及一第一焊料。第一半导性本体具有一第一表面及一第二表面，第一表面具有至少一第一焊垫及一第一保护层(protection layer)，第一保护层暴露出第一焊垫。第一孔贯穿第一半导性本体。第一绝缘层位于第一孔的侧壁上。第一导电层覆盖第一焊垫、部分第一保护层及第一绝缘层，第一导电层下端延伸到第一半导性本体的第二表面的下方。第一金属位于第一孔内，第一金属通过第一导电层电气连接第一焊垫。第一焊料位于第一孔内第一金属上，其中第一焊料的熔点低于第一金属。第二单元堆叠于第一单元之上，第二单元包括：一第二半导性本体、至少一第二孔、一第二绝缘层、一第二导电层、一第二金属及一第二空间。第二半导性本体具有一第一表面及一第二表面，第一表面具有至少一第二焊垫及一第二保护层，第二保护层暴露出第二焊垫。第二孔贯穿第二半导性本体。第二绝缘层位于第二孔的侧壁上。第二导电层覆盖第二焊垫、部分第二保护层及第二绝缘层，第二导电层的下端延伸到第二半导性本体的第二表面的下方，且接触第一焊料的上端。第二金属位于第二孔内，第二金属通过第二导电层电气连接第二焊垫。第二空间位于第二孔内第二金属之上。
本发明提供之一种立体式封装结构及其制造方法，因导电层的下端及其上的焊料＂插入＂下方的半导性本体空间中，因而使得导电层与焊料的接合更为稳固，并且接合后立体式封装结构的整体高度可以有效地降低。
本发明之目的特征及优点将以实施例结合附图进行详细说明。
附图说明
图1为美国第US4,499,655号专利所揭示之立体式封装结构在回焊前的示意图；
图2为美国第US4,499,655号专利所揭示之立体式封装结构在回焊后的示意图；
图3为本发明立体式封装结构之制造方法之第一实施例的流程示意图；
图4至图17为本发明立体式封装结构之制造方法之第一实施例中各个制程步骤示意图；
图18为本发明立体式封装结构之制造方法之第二实施例的流程示意图；
图19及图20为本发明立体式封装结构之制造方法之第二实施例中部分制程步骤示意图；
图21为本发明立体式封装结构的剖视示意图。
具体实施方式
请参考图3，图显示了本发明立体式封装结构之制造方法之第一实施例的流程示意图。配合参考图4至图17，显示本发明立体式封装结构之制造方法之第一实施例中各个制程步骤示意图。首先，配合参考图3及图4，如步骤S301所示，提供一半导性本体(semiconductor body)31。半导性本体31可以是一晶圆或是一芯片。半导性本体31具有一第一表面311及一第二表面312，第一表面311具有至少一焊垫32及一保护层(protection layer)33，保护层33暴露出焊垫32。
接着，配合参考图3及图5，如步骤S302所示，在半导性本体31的第一表面311上形成至少一盲孔34。在本实施例中，盲孔34位于焊垫32的旁边。然而，在其它应用中，盲孔34可贯穿焊垫32。
接着，配合参考图3及图6，如步骤S303所示，在盲孔34的侧壁上形成一绝缘层(isolation layer)35。
接着，配合参考图3及图7，如步骤S304所示，形成一导电层(conductivelayer)36，导电层36覆盖焊垫32、保护层33及绝缘层35。导电层36的材质为钛、铜、铜/钛合金或其它金属。
接着，配合参考图3及图8，如步骤S305所示，在导电层36上形成一干膜(dry film)37，干膜37在盲孔34的相对位置开设有开口371。
接着，配合参考图3及图9，如步骤S306所示，在盲孔34内填入一金属38(例如铜)。在本实施例中，是利用电镀方式(plating)将金属38填入盲孔34内。然而可以理解的是，也可以利用其它方式将金属38填入盲孔34内。
接着，配合参考图3及图10，如步骤S307所示，移除干膜37，且图案化导电层36。
接着，配合参考图3及图11，如步骤S308所示，移除盲孔34内的金属38上端的一部分，以形成一空间39。在本实施例中，是利用蚀刻方式移除盲孔34内金属38上端的一部分。然而可以理解的是，也可以利用其它方式移除盲孔34内金属38上端的一部分。
接着，如步骤S309所示，移除半导性本体31第二表面312的一部分及绝缘层35的一部分，以暴露出导电层36的一部分。参考图12，在本实施例中，先以背面研磨(backside grinding)的方式研磨半导性本体31第二表面312，直到第二表面312与绝缘层35下端切齐，亦即绝缘层35下端显露于第二表面312。接着，再蚀刻半导性本体31第二表面312及绝缘层35下端，以暴露出导电层36的下端，此时导电层36的下端延伸到半导性本体31第二表面312的下方，如图13所示。然而可以理解的是，在其它应用中，可以不使用背面研磨的方式，而直接以蚀刻方式加工半导性本体31第二表面312，以暴露出导电层36的下端。
接着，配合参考图3及图14，较佳地，如步骤S310所示，在导电层36的下端形成一阻绝层(barrier layer)40，阻绝层40覆盖暴露的导电层36下端。阻绝层40可以是镍、铬、铬/铜合金或其它金属。可以理解的是，本步骤为一选择性的步骤。
接着，配合参考图3及图15，如步骤S311所示，在导电层36下端形成一焊料41，其中焊料41的材质不同于金属38。焊料41的材质包括但不限于锡铅合金，且其熔点低于金属38。焊料41附着于阻绝层40或暴露的导电层36下端。
接着，配合参考图3及图16，如步骤S312所示，堆叠复数个半导性本体31，其中位于上方的半导性本体31的焊料41对准位于下方的半导性本体31的导电层36的空间39。
接着，配合参考图3及图17，如步骤S313所示，进行回焊(reflow)制程，使得等半导性本体31通过导电层36、焊料41及金属38的熔接而接合在一起。最后，如步骤S314所示，切割堆叠后的半导性本体31，以形成复数个立体式封装结构42。较佳地，如步骤S315所示，在立体式封装结构42的下方形成至少一焊球43，焊球43位于最下方的半导性本体31内的导电层36的下端。可以理解的是，本步骤为一选择性步骤。
参考图18，显示本发明立体式封装结构之制造方法之第二实施例的流程示意图。本实施例的步骤S401至S411与第一实施例中步骤S301至S311完全相同。本实施例与第一实施例不同之处如下。配合参考图18及图19，如步骤S412所示，切割半导性本体31，以形成复数个单元44、45。接着，步骤S413堆叠等单元44、45，其中位于上方的单元44的焊料41对准位于下方的单元45的导电层36的空间39。最后，步骤S414进行回焊(reflow)，以形成复数个立体式封装结构42，如图20所示。本实施例所制得的立体式封装结构42(图20)与第一实施例所制得的立体式封装结构42(图17)完全相同。
较佳地，步骤S415在立体式封装结构42下方形成至少一焊球43，焊球43位于最下方的半导性本体31内的导电层36下端。可以理解的是，本步骤为一选择性步骤。
参考图21，显示本发明立体式封装结构之剖视示意图。本图的立体式封装结构5与图17及图20所示的立体式封装结构42完全相同，但是为了便于说明，相同组件赋予不同的标号。立体式封装结构5包括一第一单元50及一第二单元60。第一单元50包括一第一半导性本体51、至少一第一孔52、一第一绝缘层(isolation layer)53、一第一导电层(conductive layer)54、一第一金属55及一第一焊料56。
第一半导性本体51为一晶圆或芯片，其具有一第一表面511及一第二表面512，第一表面511具有至少一第一焊垫513及一第一保护层514，第一保护层514暴露出第一焊垫513。第一孔52贯穿第一半导性本体51，在本实施例中，第一孔52位于第一焊垫513的旁边。然而，在其它应用中，第一孔52可贯穿第一焊垫513。
第一绝缘层53位于第一孔52的侧壁上。第一导电层54覆盖第一焊垫513、部分第一保护层514及第一绝缘层53，第一导电层54的下端延伸至第一半导性本体51的第二表面512的下方。较佳地，第一单元50更包括一第一阻绝层(barrier layer)(图中未示)，覆盖第一导电层54的下端。
第一金属55(例如铜)位于第一孔52内，第一金属55通过第一导电层54电气连接第一焊垫513。第一焊料56位于第一孔52内第一金属55之上，第一焊料56的材质不同于第一金属55。第一焊料56的材质包括但不限于锡铅合金，且其熔点低于第一金属55。
第二单元60堆叠在第一单元50之上。第二单元60包括一第二半导性本体61、至少一第二孔62、一第二绝缘层(isolation layer)63、一第二导电层(conductive layer)64、一第二金属65及一第二空间66。第二半导性本体61为一晶圆或芯片，其具有一第一表面611及一第二表面612，第一表面611具有至少一第二焊垫613及一第二保护层(protection layer)614，第二保护层614暴露出第二焊垫613。第二孔62贯穿第二半导性本体61，在本实施例中，第二孔62位于第二焊垫613的旁边。然而，在其它应用中，第二孔62可贯穿第二焊垫613。
第二绝缘层63位于第二孔62的侧壁上。第二导电层64覆盖第二焊垫613、部分第二保护层614及第二绝缘层63，第二导电层64下端延伸至第二半导性本体61第二表面612的下方，且接触第一焊料56的上端。较佳地，第二单元60更包括一第二阻绝层(图中未示)，覆盖第二导电层64的下端。
第二金属65位于第二孔62内，第二金属65通过第二导电层64电气连接第二焊垫613。第二空间66位于第二金属65上方。此外，如果需要的话，可以将一第二焊料(图中未示)填入第二孔62的第二空间66内。较佳地，立体式封装结构5更包括至少一焊球43，位于第一导电层54下端。
在立体式封装结构5中，由于第二导电层64的下端外露于第二单元60第二表面612之下，因此在回焊的制程中，第二导电层64下端连同其上的焊料＂插入＂第一金属55上的空间中，因而使得第二导电层64与第一金属55的接合更为稳固。此外，第一孔52及第二孔62可以设计成如图中所示的锥状，而更增加上述接合效果。另外，由于第二导电层64的下端＂插入＂第一金属55上的空间中，因此接合后立体式封装结构5的整体高度可以有效地降低。
以上所述仅为本发明其中的较佳实施例而已，并非用来限定本发明的实施范围；即凡依本发明权利要求所作的均等变化与修饰，皆为本发明专利范围所涵盖。

Claims (10)

1、一种立体式封装结构的制造方法，其特征在于，该方法包括以下步骤：
(a)提供一半导性本体(semiconductor body)，该半导性本体具有一第一表面及一第二表面，该第一表面具有至少一焊垫及一保护层(protection layer)，该保护层暴露出该焊垫；
(b)在该半导性本体的第一表面上形成至少一盲孔；
(c)在该盲孔的侧壁上形成一绝缘层(isolation layer)；
(d)形成一导电层(conductive layer)，该导电层覆盖该焊垫、该保护层及该绝缘层；
(e)在该导电层上形成一干膜(dry film)，该干膜在该盲孔的相对位置开设有开口；
(f)在该盲孔内填入一金属；
(g)移除该干膜，且图案化该导电层；
(h)移除该盲孔内的该金属的一部分，以形成一空间；
(i)移除该半导性本体第二表面的一部分及该绝缘层的一部分，以暴露出该导电层的一部分；
(j)在该导电层下端形成一焊料，其中该焊料的熔点低于该金属；
(k)堆叠复数个该半导性本体，且进行回焊(reflow)；及
(1)切割堆叠后的复数个该半导性本体，以形成复数个立体式封装结构。
2、如权利要求1所述的方法，其特征在于，该半导性本体为一晶圆或芯片。
3、如权利要求1所述的方法，其特征在于，该步骤(i)包括：
(i1)研磨该半导性本体第二表面；及
(i2)蚀刻该半导性本体第二表面及该绝缘层的一部分，以暴露出该导电层的一部分。
4、如权利要求1所述的方法，其特征在于，该步骤(i)之后更包括一形成一阻绝层(barrier layer)的步骤，该阻绝层覆盖暴露出的该导电层。
5、如权利要求1所述的方法，其特征在于，该步骤(j)中该焊料连接暴露出的该导电层。
6、如权利要求1所述的方法，其特征在于，该步骤(k)中位于上方的半导性本体的焊料对准位于下方的半导性本体的空间。
7、一种立体式封装结构，包括：
一第一单元，包括：
一第一半导性本体，具有一第一表面及一第二表面，该第一表面具有至少一第一焊垫及一第一保护层(protection layer)，该第一保护层暴露出该第一焊垫；
至少一第一孔，贯穿该第一半导性本体；
一第一绝缘层(isolation layer)，位于该第一孔之侧壁上；
一第一导电层(conductive layer)，覆盖该第一焊垫、部分该第一保护层及该第一绝缘层，该第一导电层之下端延伸至该第一半导性本体之第二表面之下方；
一第一金属，位于该第一孔内，该第一金属通过该第一导电层电气连接该第一焊垫；及
一第一焊料，位于该第一孔内该第一金属之上，其中该第一焊料之熔点系低于该第一金属；及
一第二单元，堆栈于该第一单元之上，该第二单元包括：
一第二半导性本体，具有一第一表面及一第二表面，该第二半导性本体的该第一表面具有至少一第二焊垫及一第二保护层(protection layer)，该第二保护层暴露出该第二焊垫；
至少一第二孔，贯穿该第二半导性本体；
一第二绝缘层(isolation layer)，位于该第二孔之侧壁上；
一第二导电层(conductive layer)，覆盖该第二焊垫、部分该第二保护层及该第二绝缘层，该第二导电层之下端延伸至该第二半导性本体之第二表面之下方，且接触该第一焊料之上端；
一第二金属，位于该第二孔内，该第二金属通过该第二导电层电气连接该第二焊垫；及
一第二空间，位于该第二孔内该第二金属之上。
8、如权利要求7所述的立体式封装结构，其特征在于，该第一半导性本体及该第二半导性本体为一晶圆或芯片。
9、如权利要求7所述的立体式封装结构，其特征在于，其中该第一孔系贯穿该第一焊垫或该第二孔系贯穿该第二焊垫中的至少一种。
10、如权利要求7所述的立体式封装结构，其特征在于，在该立体式封装结构的下方形成至少一焊球。
CNB2006101272988A 2006-09-21 2006-09-21 立体式封装结构及其制造方法 Active CN100511617C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2006101272988A CN100511617C (zh) 2006-09-21 2006-09-21 立体式封装结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2006101272988A CN100511617C (zh) 2006-09-21 2006-09-21 立体式封装结构及其制造方法

Publications (2)

Publication Number Publication Date
CN101150081A CN101150081A (zh) 2008-03-26
CN100511617C true CN100511617C (zh) 2009-07-08

Family

ID=39250520

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101272988A Active CN100511617C (zh) 2006-09-21 2006-09-21 立体式封装结构及其制造方法

Country Status (1)

Country Link
CN (1) CN100511617C (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101459152B (zh) * 2007-12-11 2012-05-23 钰桥半导体股份有限公司 具金属接点导孔的堆栈式半导体封装结构
CN101930958A (zh) * 2010-07-08 2010-12-29 日月光半导体制造股份有限公司 半导体封装件及其制造方法
WO2013181768A1 (zh) * 2012-06-06 2013-12-12 益芯科技股份有限公司 具有线路布局的预注成形模穴式立体封装模块
CN104766847A (zh) * 2014-01-07 2015-07-08 财团法人工业技术研究院 导通孔结构、封装结构以及光感测元件封装

Also Published As

Publication number Publication date
CN101150081A (zh) 2008-03-26

Similar Documents

Publication Publication Date Title
US7528053B2 (en) Three-dimensional package and method of making the same
US7741152B2 (en) Three-dimensional package and method of making the same
CN103295985B (zh) 晶片封装体及其形成方法
CN101529586B (zh) 封装半导体器件和预制连接器的方法
JP5246831B2 (ja) 電子デバイス及びそれを形成する方法
US20070172982A1 (en) Three-dimensional package and method of making the same
TWI607531B (zh) 底部元件限制於介電材凹穴內之封裝疊加半導體組體
CN202275807U (zh) 管芯到管芯键合系统
CN102067310B (zh) 带有边缘触头的晶片级芯片规模封装的堆叠及其制造方法
KR102021884B1 (ko) 후면 본딩 구조체를 갖는 반도체 소자
CN105047629A (zh) 影像感测元件封装构件及其制作方法
JP2008311599A (ja) モールド再構成ウェハー、これを利用したスタックパッケージ及びその製造方法
CN101335280A (zh) 影像感测元件封装体及其制作方法
JP2009065111A (ja) 電子部品パッケージの製造方法
TWI351750B (en) Stack package having reduced electrical connection
CN203085525U (zh) 可用于堆叠的集成电路
CN100511617C (zh) 立体式封装结构及其制造方法
CN102693922A (zh) 键合焊盘上的钝化材料的图案及其制造方法
KR20160009425A (ko) 관통전극을 갖는 반도체소자 및 그 제조방법
JP5389752B2 (ja) 電子部品パッケージの製造方法
US20170047270A1 (en) Semiconductor devices with through electrodes and methods of fabricating the same
CN109791920A (zh) 以最佳密度连接交叉部件的方法
CN100565830C (zh) 立体式封装结构及其制造方法
CN100547753C (zh) 立体式封装结构及其制造方法
KR20140084517A (ko) 버퍼 캐비티를 포함하는 인터포저, 적층 인터포저, 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant