CN101930414A - 数据存取控制装置及数据存取控制方法 - Google Patents

Abstract

一种数据存取控制装置及数据存取控制方法，在具有优先度不同的多个模块的系统结构中，能够可靠地进行优先度高的模块的数据传输。由存储器控制部按照高速模块(1)的设定，针对该高速模块(1)进行对多个存储体(A～D)的存取请求，在处理了针对该高速模块(1)的连续存取请求之后，进行针对低速模块(2)的存储体存取请求。此时，高速模块(1)将进行存取的开头地址设定为对与低速模块(2)不同的存储体进行存取的地址位置。

Description

数据存取控制装置及数据存取控制方法

技术领域

本发明涉及数据存取控制装置及数据存取控制方法，能够适用于具备作为存储器的SDRAM(同步动态随机存取存储器)的数字相机等电子设备。

背景技术

近年来，不限于个人电脑，在数字相机等各种电子设备中也采用SDRAM。SDRAM的存取以被称为脉冲串长度(例如，8Word和4Word的数据长度)的数据传输单位来进行，由此传输效率提高。并且，SDRAM由具有多个存储体(bank)的地址空间构成，利用切换这些多个存储体来依次进行存取的被称为存储体交错存取的功能，使传输效率进一步提高。这是为了：在向先前存取的存储体传输数据的期间，能够并行进行下一个存储体的地址获取。

但是，存储体交错存取(Bank Interleave)功能在连续对同一存储体进行存取的情况下，不能在跟随前一存取的数据传输中并行进行跟随下一存取的地址获取。因此，存在这样的缺点：产生必须进行再受理受理的惩罚处理时间，导致数据存取的效率变差。在作为对SDRAM进行存取的数据存取请求部(以下称为模块)，例如用于存取进行不同处理用的数据的DMA(Direct Memory Access：直接存储器存取)请求信号生成部至少存在两个的情况下，容易产生针对SDRAM的同一存储体的连续存取，存在很难进行高效率传输的问题。

SDRAM在被请求了与多个模块之间的传输的情况下，往往采用具有调停多个模块的存取请求的调停器的SDRAM控制器。在这种情况下，与SDRAM控制器连接的模块根据系统的重要程度，设定对SDRAM进行存取的优先度，使从优先度高的模块开始优先处理存取。模块的优先度因系统而异，但需要提高与外部装置之间的通信速率固定的模块的优先度。例如，如果是数字相机，CCD等摄像元件必须以固定速率在SDRAM中保存大量的图像数据。因此，摄像元件用的模块成为优先度高的模块。另一方面，后期要进行的图像处理等采用已经保存在SDRAM中的图像数据，所以图像处理用的模块一般能够设定较低的优先度。

SDRAM控制器为了高效地进行存储体交错存取功能，把存取地址的下位数比特用作存储体的选择器，由此能够高效地进行存储体切换。并且，SDRAM控制器具有这样的功能：分析多个模块的存取地址，根据优先度和先前已存取的存储体是否相同来选择待处理的存取。

并且，根据专利文献1公开了如下技术，在从多个信道(模块)中的一个信道接收到DMA请求时，设定对预定单位的数据连续传输预定数量的期间，由此无论哪个信道都能够连续传输数据。

【先行技术文献】

【专利文献】

【专利文献1】日本特开平5-120206号公报

但是，在具有数据存取的优先度不同的多个模块的系统结构中，有时不能利用存储体交错存取功能正确进行基于数据存取的优先度的处理。专利文献1公开的技术也没有考虑基于数据存取的优先度的正确处理。因此，根据现有技术，有可能在数据存取的优先度高的模块的数据传输中产生滞留，不能可靠地进行基于固定速率的合适的数据传输，导致系统破坏。

发明内容

本发明就是鉴于上述情况而提出的，其目的在于，提供一种数据存取控制装置及数据存取控制方法，在具有数据存取的优先度不同的多个模块的系统结构中，能够可靠地进行优先度高的模块的数据传输。

为了解决上述问题，本发明的数据存取控制装置从进行数据存取请求的多个模块，对由具有多个存储体的地址空间的存储器进行数据存取，所述数据存取控制装置的特征在于，具有：所述多个模块中的高速模块，其输出针对所述存储器的数据存取的优先度相对较高的数据；所述多个模块中的低速模块，其输出针对所述存储器的数据存取的优先度相对较低的数据；以及存储器控制部，其从各个所述模块受理对所述存储器进行数据存取的请求，根据该请求的优先度，将许可数据存取请求的信号发送给对应的所述模块，并且根据由被许可的该模块所请求的存储器存取条件，控制对所述存储器的数据存取，所述高速模块对于所述存储器控制部，对邻接的请求不同的存储体连续地进行连续数量为对所述多个存储体的写入请求数量的连续数据存取请求。

并且，本发明的数据存取控制装置的特征在于，在上述发明中，所述高速模块将连续的写入请求数量设定为所述存储器的存储体数量的整数倍。

并且，本发明的数据存取控制装置的特征在于，在上述发明中，所述高速模块根据传输速率和数据量设定连续的写入请求数量。

并且，本发明的数据存取控制装置的特征在于，在上述发明中，把包括所述高速模块在内的数据存取的优先度相对较高的多个模块作为一个组，使其数据存取的优先度高于该组以外的其他模块。

并且，本发明的数据存取控制装置的特征在于，在上述发明中，所述存储器控制部使该组占用总线，并掩蔽该组以外的其他模块的数据存取请求，直到被分组的所述多个模块全都没有数据存取请求为止。

并且，本发明的数据存取控制装置的特征在于，在上述发明中，通过所述存储器控制部的设定，按组进行所述掩蔽处理。

并且，本发明的数据存取控制方法是使用了数据存取控制装置的数据存取控制方法，所述数据存取控制装置具有：存储器，由具有多个存储体的地址空间构成；高速模块，其是对该存储器进行数据存取请求的模块，输出对所述存储器的数据存取的优先度相对较高的数据；低速模块，其是对所述存储器进行数据存取请求的模块，输出对该存储器的数据存取的优先度相对较低的数据；以及存储器控制部，其从所述各个模块受理对所述存储器进行数据存取的请求，根据该请求的优先度，将许可数据存取请求的信号发送给对应的所述模块，并且根据由许可的该模块所请求的存储器存取条件，控制对所述存储器的数据存取，所述数据存取控制方法的特征在于，由所述存储器控制部按照所述高速模块的设定，针对该高速模块连续进行对多个存储体的存取请求，在处理了针对该高速模块的连续存取请求之后，进行针对所述低速模块的存储体存取请求。

根据本发明，能够提供一种数据存取控制装置及数据存取控制方法，在具有数据存取优先度不同的多个模块的系统结构中，能够可靠地进行优先度高的模块的数据传输。

附图说明

图1是表示本发明实施方式1的数字相机的数据存取控制装置周围的结构示例的简要框图。

图2-1是表示对应优先度的理想存取示例的时序图。

图2-2是表示不采取实施方式1的对策时的存取示例的时序图。

图2-3是表示采取实施方式1的对策时的存取示例的时序图。

图3是表示SDRAM传输存取单位的时序图。

图4-1是表示与图2-2相同的产生相同存储体存取时的具体示例的时序图。

图4-2是表示采取实施方式1的对策时的具体示例的时序图。

图5是在同一时间轴上表示实施方式1的连续处理方式的效率良好的时序图。

图6是表示本发明的实施方式2的存取处理方式的时序图。

标号说明：

1数据存取控制装置；10SDRAM；11存储器控制部；13DMA请求信号生成部；14DMA请求信号生成部；15DMA请求信号生成部；A～D存储体。

具体实施方式

以下，参照附图说明用于实施本发明的方式。在本实施方式中，作为电子设备，以摄像系统、例如安装在数字相机上的数据存取控制装置为例进行说明。

(实施方式1)

图1是表示本实施方式1的数字相机的数据存取控制装置周围的结构示例的简要框图。本实施方式1的数据存取控制装置1具有SDRAM10、存储器控制部11、和多个DMA请求信号生成部13、14、...、15。

SDRAM 10由具有多个例如四个存储体A～D的地址空间构成。

并且，DMA请求信号生成部13(模块1)在对存储器控制部11请求(Req 1)数据传输的同时输出存取地址(Adr 1)，存储器控制部11如果能够进行数据传输，则在进行了传输许可(Ack 1)后，输出表示数据有效的信号(Valid 1)。DMA请求信号生成部13(模块1)对应于Valid 1信号，在写入时发送传输数据(Data 1)，在读出时接收传输数据(Data 1)。这里，从DMA请求信号生成部13传输的数据是优先度相对较高的高速模块。所说优先度高，是指始终以固定速率可靠地进行预定量的数据传输的情况，例如传输根据使用了CCD等固体摄像元件的摄像部21的输出而生成的图像数据等。

另一方面，DMA请求信号生成部14(模块2)在对存储器控制部11请求(Req 2)数据传输的同时，输出存取地址(Adr 2)，存储器控制部11如果能够进行数据传输，则在进行了传输许可(Ack 2)后，输出表示数据有效的信号(Valid 2)。DMA请求信号生成部14(模块2)对应于Valid 2信号，在写入时发送传输数据(Data 2)，在读出时接收传输数据(Data 2)。这里，从DMA请求信号生成部14传输的数据是从图像处理部22输出的图像数据，图像处理部22对保存在SDRAM 10中的图像数据实施颜色校正处理、伽玛处理等各种图像处理。因此，DMA请求信号生成部14是不需要始终以固定速率传输数据的、数据存取优先度相对较低的低速模块。

另外，DMA请求信号生成部15(模块N)在对存储器控制部11请求(Req N)数据传输的同时，输出存取地址(Adr N)。并且，存储器控制部11如果能够进行数据传输，则在进行了传输许可(Ack N)后，输出表示数据有效的信号(Valid N)。DMA请求信号生成部15(模块N)对应于Valid N信号，在写入时发送传输数据(Data N)，在读出时接收传输数据(Data N)。这里，从DMA请求信号生成部15传输的数据是向数字相机1所具备的使用LCD等的显示部23输出的图像数据。因此，DMA请求信号生成部15是必须始终以固定速率可靠地进行预定量的数据传输的、优先度相对较高的高速模块。

并且，存储器控制部11实质上表示连接SDRAM 10和DMA请求信号生成部13、14的总线。该存储器控制部11受理从DMA请求信号生成部13、14、...、15到SDRAM 10的数据传输的请求(Req1、Req 2、...、Req N)，将其作为请求Req，并针对该请求Req，根据请求的数据存取优先度，将许可数据传输请求的信号Ack作为许可信号Ack 1、Ack 2、...、或Ack N，发送给对应的DMA请求信号生成部13、14、...、15。并且，根据由被许可的DMA请求信号生成部13、14、...、或15所请求的传输地址等存储器存取条件，利用存储体交错存取功能控制对SDRAM 10的各个存储体A～D的数据存取。另外，与DMA请求信号生成部13、14、...、15相关的数据存取的优先度的设定，是由CPU 30在存储器控制部11侧进行的。并且，存储器控制部11独立于掌管数字相机整体控制的CPU 30执行上述的控制。并且，存储器控制部11进行来自多个DMA请求信号生成部13、14、...、15的数据传输请求的调停。

其中，数据存取优先度较高的DMA请求信号生成部13(模块1)，具有在一次数据存取请求中连续进行SDRAM 10的存储体数量的传输(8字脉冲串×存储体数量×M，M为整数)的功能。因此，DMA请求信号生成部13(模块1)构成为具有存取次数(对多个存储体的写入请求数量)设定用的寄存器13a，由CPU 30等寄存器控制部设定一次存取数量。关于寄存器13a中的该存取次数的设定值，被设定为存储体数量×M倍、即存储体数量的整数倍。并且，寄存器设定值是根据传输速率和数据量设定的。例如，在SDRAM 10是四个存储体结构、寄存器13a被设定了“4”的情况下，DMA请求信号生成部13(模块1)连续传输一次传输＝8字脉冲串×4的数据量。即，在对上述的寄存器13a设定了传输数据量的存取次数(8字脉冲串×寄存器设定值)的数据出现滞留时，DMA请求信号生成部13(模块1)马上向存储器控制部11发出存取请求并保持。与此对应，只要从该DMA请求信号生成部13(模块1)具有存取请求，存储器控制部11就使DMA请求信号生成部13(模块1)占用总线。因此，所说“连续存取”是指：在存储器控制部11不选择其他的模块存取的定时，连续输出DMA请求信号生成部的一个数据存取请求。

并且，DMA请求信号生成部13(模块1)在进行这种连续存取时，按照能顺利进行存储体交错存取功能中的存储体切换的地址进行存取。即，将DMA请求信号生成部13(模块1)进行存取的开头地址，设定为对与DMA请求信号生成部14(模块2)不同的存储体进行存取的地址位置。例如，在模块2侧对存储体C和存储体B进行存取的情况下，模块1进行存取的开头地址被设定为不同的存储体A和存储体D。并且，在进行连续存取中，每当传输了8字脉冲串时就变更存取地址。例如，在存取地址的下位2比特是“0”时切换为存储体A，在该下位2比特是“1”时切换为存储体B，在该下位2比特是“2”时切换为存储体C，在该下位2比特是“0”时切换为存储体D，如此进行存储体切换。

这样，在本实施方式1中，数据存取的优先度高的DMA请求信号生成部13(模块1)相对于存储器控制部11在一次数据存取请求中，对对邻接的请求不同的存储体连续地进行向多个存储体A～D的写入请求数量连续的数据存取请求。并且，优先度高的DMA请求信号生成部13(模块1)将如下数据作为存取请求发送给存储器控制部11，该数据是将进行存取的开头地址设定为向与优先度低的DMA请求信号生成部14(模块2)不同的存储体进行存取的地址位置的数据。

并且，与DMA请求信号生成部13(模块1)相同，优先度高的DMA请求信号生成部15(模块N)也具有存取次数(向多个存储体的写入请求数量)设定用的寄存器15a，并具有连续传输功能。另外，优先度低的DMA请求信号生成部14(模块2)也以相同结构具有存取次数设定用的寄存器15a。但是，在本实施方式1中，没有设定存取次数。

在这种结构中，关于模块，列举了使用优先度高的DMA请求信号生成部13(模块1)和优先度低的DMA请求信号生成部14(模块2)这两个模块的示例。这里，说明针对SDRAM 10的存取。

图2-1是表示与优先度对应的理想的存取示例(相对于来自各个模块的传输请求Req的输出定时的存储器控制部受理Ack的输出定时)的时序图。在图中，A～D表示SDRAM 10的存储体。并且，对于优先度高的DMA请求信号生成部13(模块1)侧的存取请求，附加数字1进行表示，对于优先度低的DMA请求信号生成部14(模块2)侧的存取请求，附加数字2进行表示(在以后的附图中也相同)。

在图2-1中，从优先度高的模块1侧以固定的速率按照存储体A1→B1→C1→D1...的顺序输出存储器存取请求。与此相对，在模块1进行存储体B1、C1的存储器存取请求期间的定时，从优先度低的模块2侧输出针对存储体C2的存储器存取请求。在这种情况下，在时间To，存储器控制部11优先处理优先度高的存取(A1→B1→C1→D1)，针对模块2的处理(C2)是在模块1的处理结束之后进行的。

图2-2是表示不采取本实施方式1的对策时的存取示例的时序图。如图2-2所示，存储器控制部11在处理了基于模块1的对存储体B1的存取请求后，在时间To判定为没有来自模块1的存储器存取请求。并且，处理基于模块2的对存储体C2的存取请求。然后，转移到基于模块1的对存储体C1的存取请求的处理，但关于存储体C，处于相同存储体存取状态。由此，对存储体C1的存取请求将在伴随再处理受理的惩罚处理时间Tp的处理之后受理。因此，导致基于优先度高的模块1的对存储体C1的数据传输产生滞留。

与此相对，图2-3是表示采取本实施方式1的对策时的存取示例的时序图。模块1的存储器存取连续进行四个存储体，在该连续存取期间Tc，总线未开放，而由模块1占用。因此，存储器控制部11连续受理四个存储体程度的模块1的存储器存取请求。因此，模块2对存储体C2的存储器存取请求，将在成为没有模块1的存取请求的状态之后进行。由此，能够灵活进行优先度高的模块1的优先处理，避免相同存储体存取，并进行优先度低的模块2的处理，所以能够高效地进行数据传输。即，即使处于多个模块1、2同时进行存取的状况时，但是对于优先度高的模块1，将存储体数量的连续存取设为一个组，连续地依次存取各个存储体A～D。因此，与优先度低的模块2之间不易产生相同存储体存取，能够使存储体交错存取功能有效地发挥作用。

关于上述的时序图示例，从其他观点进行说明。图3是表示SDRAM传输存取单位的时序图。关于存取单位，此处示出一个脉冲串。图3(a)的输入示例表示每输入两次为一次传输的数据量的情况。图3(b)表示不采取图2-2所示的本实施方式1的对策时的模块1的传输处理示例，表示以SDRAM传输存取单位频繁地产生单脉冲传输(单次传输)的情况。在输入为固定的情况下，以Ta间隔频繁地输出传输请求Req。在这种情况下，由于几乎不存在各个传输之间的间隙Ta，所以来自模块2的存取不容易进入。

另一方面，图3(c)表示采取图2-3所示的本实施方式1的对策时的模块1的传输处理示例。即，表示周期性地产生基于SDRAM传输存取单位的四个连续传输的情况。在这种情况下，表示连续传输期间Tb1和Tb2足够长，所以来自优先度低的模块2的存取也容易进入。即，在连续传输期间中，容易处理来自优先度低的模块2的存取。

图4-1～图4-2是表示产生基于与图2-2～图2-3对应的请求信号Req、响应信号Ack的实际波形的具体示例的时序图。无论哪种情况都以一次传输＝一个脉冲串(例如8Word(字))作为前提。图4-1与图2-2所示的示例相同，来自模块1的对存储体C1的数据传输的请求、和来自模块2的对存储体C2的数据传输的请求之间，产生相同存储体存取。因此，产生惩罚处理时间Tp。

另一方面，图4-2对应于图2-3所示的连续存取方式的示例。来自模块1的存取请求是在占用总线的状态下连续处理存储体A1～D1。因此，与来自模块2的针对存储体C2的数据传输的请求的定时无关，对存储体C2的数据传输的请求是在模块1的处理之后进行。这样，在图4-2中，也与来自模块2的数据存取请求的定时无关，能够可靠地连续处理来自存取优先度高的模块1的存取请求。

并且，图5是表示本实施方式1的连续处理方式的效率良好的时序图。图5在同一时间轴上对比示出现有的单脉冲方式和本实施方式1的连续方式的处理时间的长短。根据连续方式，相比单脉冲方式的处理时间Td，能够充分缩短处理时间Te，数据传输效率良好。

这样，根据本实施方式1，在具有数据存取的优先度不同的多个模块1、2的系统结构中，能够以固定的速率更可靠地进行优先度高的模块1的数据传输。由此，能够防止系统的破坏。并且，由于将进行连续存取的一次存取数量(写入或读出请求数量)设定在模块1的寄存器13a中，所以在变更SDRAM 10的类型时也不需要重新生成，能够使具有通用性。

(实施方式2)

下面说明本发明的实施方式2。本实施方式2表示在前述的实施方式1的基础上，适合于与存储器控制部11连接的模块数量更多时的适用示例。这里，在图1中没有特别图示，但在本实施方式2中，假设除了模块1、2、N之外，还具有模块(DMA请求信号生成部)3。从该模块3传输的数据是用于将保存在SDRAM 10中的图像数据保存在例如卡式记录介质(媒介)中的数据。因此，模块3是不需要始终以固定速率进行数据传输的、数据存取优先度相对较低的低速模块。

这样，在包括数据存取的优先度相对较高的多个模块的情况下，在本实施方式2中，将对SDRAM 10进行存取的四个模块1、2、3、N划分为两个组1、2。其中，组1如前面所述，是将必须始终以固定速率可靠地进行传输的、数据存取的优先度相对较高的模块1和模块N作为一个组来处理。并且，组2是将除组1之外的其他模块、例如不需要以固定速率进行传输的、数据存取的优先度相对较低的模块2和模块3作为一个组来处理。并且，对组1、2设定以组为单位的优先度，并将组1的优先度设定为高于组2的优先度。另外，设定为比各个模块的数据存取的优先度、和基于交错存取功能的存储体切换选择的优先度高的最优先的优先度。关于与这种模块1、2、3、N有关的分组的设定，由CPU 30在存储器控制部11侧进行。

另外，在组1中，模块1、N之间的数据存取的优先度具有差异，例如设定成为使模块1的数据存取的优先度比模块N高。同样，在组2中，模块2、3之间的数据存取的优先度具有差异，例如设定成为使模块2的数据存取的优先度比模块3高。

存储器控制部11按照基于这种分组的组优先度，在受理了优先度高的组1中的模块1、N中任一模块的数据存取请求的阶段，掩蔽组2中的全部模块2、3的数据存取请求。由此，控制成为不参照组2侧的数据存取请求。并且，存储器控制部11处理基于组1中的模块1或N的数据存取请求。这里，在从相同的组1中的模块1、N同时具有数据存取请求的情况下，按照模块1、N的优先度依次处理数据存取请求。

存储器控制部11控制成为：只在没有来自优先度高的组1的数据存取请求的定时，解除针对组2侧的掩蔽，再次开始受理优先度低的组2的数据存取请求。并且，存储器控制部11处理基于组2中的模块2或3的数据存取请求。这里，在从相同的组2中的模块2、3同时产生了数据存取请求的情况下，按照模块2、3的优先度依次处理数据存取请求。

即，存储器控制部11在被分组到优先度高的组1中的模块1、N全部没有数据存取请求之前使组1占用总线。由此，控制成为掩蔽除组1之外的其他模块2、3的数据存取请求。

参照图6说明这种结构中的具体的存取处理的一例。图6是使用请求信号Req、响应信号Ack表示本发明实施方式2的存取处理方式的时序图。首先，来自属于组1的模块1的存取请求与实施方式1的情况相同，是在占用总线的状态下连续处理存储体A1～D1。因此，表示与来自属于优先度低的组2的、针对模块2的存储体A2的数据传输的请求的定时无关，对存储体A2的数据传输的请求是在模块1(组1)的处理之后进行的。即，在来自属于组1的模块1的存取请求中，存储器控制部11掩蔽组2侧的存取请求，不进行参照。并且，在没有来自模块1的存取后解除掩蔽，再次开始由模块2产生的对存储体A的存取请求，并由响应信号Ack 2受理。并且，存储器控制部11按照来自模块2的存取请求进行处理。

图6表示在下一个定时同时产生了从属于优先度高的组1的模块N向存储体A～D的连续存取请求、和从属于优先度低的组2的模块3向存储体C的存取请求的情况。

此时，存储器控制部11在模块没有被分组的情况下，具有之前从模块2对存储体A的存取。因此，利用优先度比模块单位的优先度高的存储体交错存取功能，选择来自优先度低的模块3的存取请求，使得不会产生相同存储体。如果频繁产生这种状态，将导致优先度高的模块N的数据传输滞留，给系统造成重大影响。例如，模块N是显示部23中的图像显示用的模块，存在由于模块N的数据传输的滞留而产生不能在液晶画面上正确显示图像的危险性。

关于这一点，在本实施方式2中，将优先度相对较高的多个模块1、N作为优先度最高的组1来处理。因此，在这种同时产生的多个存取请求中，即使由于指定相同存储体而产生惩罚时间Tp，存储器控制部11也先受理来自属于优先度高的组1的模块N的存取请求。由此，在总线被占用的状态下连续处理存储体AN～DN程度的存取请求。因此，来自属于优先度低的组2的模块3的对存储体C的数据传输的请求是在模块N(组1)的处理之后进行的。即，在来自属于组1的模块N进行存取请求的过程中，存储器控制部11掩蔽来自组2侧的模块3的存取请求，不进行参照。并且，在没有了来自模块1的存取后解除掩蔽，再次开始由模块2产生的对存储体C的存取请求，并利用响应信号Ack3受理。并且，存储器控制部11按照来自模块3的存取请求来进行处理。

另外，也可以在存储器控制部11内追加与模块1、2、3、N侧相同的寄存器(未图示)，根据来自CPU 30的存储器控制部11内的寄存器的设定，按组进行掩蔽处理。

这样，根据本实施方式2，在实施方式1的效果的基础上，将优先度相对较高的多个模块作为优先度最高的一个组来处理。由此，能够进行使基于分组的优先度比基于避免相同存储体存取的存储体交错存取功能的切换更优先的存取控制。由此，能够避免利用存储体交错存取功能阻碍了优先度高的模块的存取请求的情况，能够防止系统的破坏。

另外，在本实施方式2中，将属于组1的模块设为两个，但也可以是三个以上。并且，关于优先度相对较低的模块，也可以如组2那样进行分组，也可以保持独立的模块状态，还可以是只有一个的模块。

并且，实施方式1、2的说明也能够在模块与SDRAM之间的数据读写中应用，并不限定为只向SDRAM 10写入数据。另外，不限于数字相机，也能够适用于具有SDRAM和多个模块的移动电话和摄像机等各种电子设备。

Claims (8)

1.一种数据存取控制装置，其从进行数据存取请求的多个模块对存储器进行数据存取，该存储器由具有多个存储体的地址空间构成，所述数据存取控制装置的特征在于，具有：

所述多个模块中的高速模块，其输出针对所述存储器的数据存取的优先度相对较高的数据；

所述多个模块中的低速模块，其输出针对所述存储器的数据存取的优先度相对较低的数据；以及

存储器控制部，其从各个所述模块受理对所述存储器进行数据存取的请求，根据该请求的优先度，将许可数据存取请求的信号发送给对应的所述模块，并且根据由被许可的该模块所请求的存储器存取条件，控制对所述存储器的数据存取，

所述高速模块对于所述存储器控制部，对邻接的请求不同的存储体连续地进行连续数量为对所述多个存储体的写入请求数量的连续数据存取请求。

2.根据权利要求1所述的数据存取控制装置，其特征在于，所述高速模块根据传输速率和数据量设定连续的写入请求数量。

3.根据权利要求1所述的数据存取控制装置，其特征在于，所述高速模块将连续的写入请求数量设定为所述存储器的存储体数量的整数倍。

4.根据权利要求3所述的数据存取控制装置，其特征在于，所述高速模块根据传输速率和数据量设定连续的写入请求数量。

5.根据权利要求1所述的数据存取控制装置，其特征在于，将包括所述高速模块在内的数据存取的优先度相对较高的多个模块作为一个组，使其数据存取的优先度高于该组以外的其他模块。

6.根据权利要求5所述的数据存取控制装置，其特征在于，所述存储器控制部使该组占用总线，并掩蔽该组以外的其他模块的数据存取请求，直到被分组的所述多个模块全都没有数据存取请求为止。

7.根据权利要求6所述的数据存取控制装置，其特征在于，通过所述存储器控制部的设定，按组进行所述掩蔽处理。

8.一种使用数据存取控制装置的数据存取控制方法，该数据存取控制装置具有：存储器，其由具有多个存储体的地址空间构成；高速模块，其是对该存储器进行数据存取请求的模块，输出针对所述存储器的数据存取的优先度相对较高的数据；低速模块，其是对所述存储器进行数据存取请求的模块，输出针对该存储器的数据存取的优先度相对较低的数据；以及存储器控制部，其从各个所述模块受理对所述存储器进行数据存取的请求，根据该请求的优先度，将许可数据存取请求的信号发送给对应的所述模块，并且根据由被许可的该模块所请求的存储器存取条件，控制对所述存储器的数据存取，所述数据存取控制方法的特征在于，

由所述存储器控制部按照所述高速模块的设定，针对该高速模块连续进行对多个存储体的存取请求，在处理了针对该高速模块的连续存取请求之后，进行针对所述低速模块的存储体存取请求。

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