CN101127901B - 用于存储图像数据的存储装置和存储图像数据的方法 - Google Patents

用于存储图像数据的存储装置和存储图像数据的方法 Download PDF

Info

Publication number
CN101127901B
CN101127901B CN2006101706544A CN200610170654A CN101127901B CN 101127901 B CN101127901 B CN 101127901B CN 2006101706544 A CN2006101706544 A CN 2006101706544A CN 200610170654 A CN200610170654 A CN 200610170654A CN 101127901 B CN101127901 B CN 101127901B
Authority
CN
China
Prior art keywords
storage
data
unit
image data
divided
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006101706544A
Other languages
English (en)
Other versions
CN101127901A (zh
Inventor
堀崎泰伸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of CN101127901A publication Critical patent/CN101127901A/zh
Application granted granted Critical
Publication of CN101127901B publication Critical patent/CN101127901B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Image Input (AREA)
  • Memory System (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Dram (AREA)

Abstract

本发明提供了一种用于存储图像数据的存储装置和存储图像数据的方法。根据本发明的图像数据存储装置包括多个存储器装置、数据划分单元和存储器装置控制单元，所述数据划分单元用于将图像数据划分为分别与多个存储器装置相对应的常数个连续行的单元或每个都包括常数个象素的象素列的单元，所述存储器装置控制单元用于将划分后的数据顺序地存储在多个存储器装置中。

Description

用于存储图像数据的存储装置和存储图像数据的方法
技术领域
本发明涉及用于图像数据存储装置的存储器存取方法，所述图像数据存储装置中的每一个都包括多个存储器装置，更具体地说，涉及通过划分图像数据，将图像数据(例如一帧图像数据)存储在多个诸如动态随机存取存储器装置之类的存储器装置中的图像数据存储装置及图像数据存储方法。
背景技术
MPEG(运动图像专家组)方法是对运动图像进行编码的广泛应用的方法。当使用MPEG方法将诸如一帧的图像数据之类的图像数据存储在运动图像编码装置中的DRAM(动态随机存取存储器)装置中时，可以将图像数据以SD(标准清晰度)分辨率存储在一个DRAM装置中，所述SD分辨率是用于电视的标准分辨率。然而，当希望以HD(高清晰度)分辨率存储图像数据时，因为考虑到容量和传输速率，仅通过使用一个DRAM装置来写图像数据和读图像数据是很困难的，所以经常需要多个DRAM装置，所述HD分辨率是比SD分辨率更高的分辨率。
图1和图2示出了用在诸如上述装置之类的运动图像编码装置中的图像数据存储方法的传统示例。在图1中，图像数据存储装置包括用于处理图像的逻辑LSI电路100和两个DRAM装置101和102。逻辑LSI电路100包括图像处理单元105和存储器装置控制器106。
如图1所示，每一个都是一帧的图像数据1至3被存储在DRAM装置101中，图像数据4至6被存储在DRAM装置102中。因此，可以以简单的方式进行用于存取存储器装置的地址计算。作为地址计算的示例，当图像处理单元105向存储器装置控制器106作出图像数据4的传输请求时，状态变为仅DRAM装置102可以传输数据并且DRAM装置101等待的状态；因此，数据传输速率的确定取决于DRAM装置102的传输速率。
图2示出了在图像处理单元105向存储器装置控制器106作出图像数据4和图像数据6的传输请求时所引起的问题。即使让DRAM 101进入等待状态是可接受的，DRAM装置102也无法在存取图像数据4期间存取图像数据6。在由ITU-T(国际电信联盟-电信标准化部门)标准化的H.264方法中，经常出现如下情况：在图像处理中必须存取许多帧，当将被存取的帧被存储在一个DRAM装置中时，数据传输占用很长的时间。这可能是引起系统性能下降的问题。
作为用于如上所述的图像处理的存取存储器的传统技术，专利文献1公开了一种图像处理系统，其中设置了两个图像存储器装置，这两个图像存储器装置中的每一个都具有多个存储体(bank)，每个存储体都具有允许存储一帧数据的容量，当数据被从一个图像存储器装置读取时，数据被写入到另一存储器装置，反之亦然，以实现高速处理。
专利文献2公开了一种图像存储器电路，其中每个DRAM装置具有两个单元，包括多个存储体，并且对DRAM装置的写入被控制以使得首先写图像数据的奇数行(line)，接着写图像数据的偶数行，以加速数据存取。
专利文献3公开了一种显示处理装置，该显示处理装置与存储器列(row)地址的切换相对应地将一帧图像数据存储在两个不同存储体中，并且交替地从这两个存储体中读数据，从而实现在从具有不连续地址的区域读数据的情况下存取时间的减少。
专利文献4公开了一种DRAM存取方法，该方法通过以光栅的顺序输入二维图像，并通过在切换存储体0和1时将图像存储在DRAM中，可以提高存取效率。
然而，即使通过使用在专利文献1至4中所公开的上述传统技术，也不能解决具有多个存储器装置的图像数据存储装置中的这样问题：存取被集中在一个存储器装置上，并且因此数据传输占用很长的时间，使得不能在短时间内传输大量数据。
专利文献1
日本专利No.3001763“图像处理系统”(Image processing system)
专利文献2
日本专利No.3288327“图像存储器电路”(Image memory circuit)
专利文献3
日本专利申请公布No.2002-229551“显示处理装置”(Displayprocessing device)
专利文献4
日本专利申请公布No.2005-236946“DRAM存取方法”(DRAMaccessing method)
发明内容
本发明的一个目的在于通过降低在一个存储器装置上的存取集中引起延长的传输时间的可能性，并且通过使其可以在短时间内传输大量数据，改善在具有多个存储器装置的图像数据存储装置中的图像数据处理性能。
根据本发明一个技术方案的图像数据存储装置包括数据划分单元、存储器装置控制单元和多个存储器装置，所述多个存储器装置分别由动态随机存取存储器组成，所述数据划分单元用于将图像数据划分为与多个存储器装置相对应的常数个连续行的单元，所述存储器装置控制单元用于将被划分为常数个连续行的单元的数据顺序地存储在多个存储器装置中，其中所述存储器装置控制单元包括分别与所述多个存储器装置相对应的多个存储器装置控制器。
根据本发明另一技术方案的图像数据存储装置包括数据划分单元、存储器装置控制单元和多个存储器装置，所述多个存储器装置分别由动态随机存取存储器组成，所述数据划分单元用于将图像数据划分为与多个存储器装置相对应的象素列的单元，每个象素列的单元都包括常数个象素列，所述存储器装置控制单元用于将被划分为每个都包括常数个象素列的象素列的单元的数据顺序地存储在多个存储器装置中，其中所述存储器装置控制单元包括分别与所述多个存储器装置相对应的多个存储器装置控制器。
本发明的又一技术方案提供了一种存储图像数据的方法，该方法包括：将图像数据划分为与多个存储器装置相对应的常数个连续行的单元，所述多个存储器装置分别由动态随机存取存储器组成；以及将所述被划分为常数个连续行的单元的数据顺序地存储在所述多个存储器装置中，其中所述存储器装置控制单元包括分别与所述多个存储器装置相对应的多个存储器装置控制器。
本发明的再一技术方案提供了一种存储图像数据的方法，该方法包括：将图像数据划分为与多个存储器装置相对应的象素列的单元，每个象素列的单元都包括常数个象素列，所述多个存储器装置分别由动态随机存取存储器组成；以及将所述被划分为每个都包括常数个象素列的象素列的单元的数据顺序地存储在所述多个存储器装置中，其中所述存储器装置控制单元包括分别与所述多个存储器装置相对应的多个存储器装置控制器。
根据本发明，当在一帧中存取一矩形区域中的图像数据时，可以同时存取多个存储器装置，并且可以在短时间内传输大量数据。因此，即使当将要存取多帧时，也可以减少数据传输所需要的时间，从而可以改善图像处理性能。
附图说明
图1示出了存储图像数据的方法的传统示例；
图2示出了存取图像数据的方法的传统示例；
图3是根据本发明的图像数据存储装置的原理结构框图；
图4示出了根据第一实施例的将数据存储在图像数据存储装置中的方法；
图5是图4所示的逻辑LSI电路的详细结构框图；
图6示出了根据第一实施例的存取矩形区域中的图像数据的方法；
图7示出了根据第二实施例的将数据存储在图像数据存储装置中的方法；以及
图8示出了根据第三实施例的将数据存储在DRAM装置中的方法。
具体实施方式
图3是根据本发明的用于存储图像数据(例如一帧图像数据)的图像数据存储装置的原理结构框图。存储装置1包括多个存储器装置2a、2b……，数据划分单元3和存储器装置控制单元4。
数据划分单元3将图像数据(例如一帧图像数据)划分为与多个存储器装置2a、2b……相对应的由某一常数个连续行构成的单元。存储器装置控制单元4将被划分为常数个连续行的单元的数据顺序地存储在存储器装置2a、2b……中。
根据本发明的图像数据存取装置与图3所示的装置具有相同的结构。数据划分单元3将诸如一帧图像数据之类的图像数据划分为象素列的单元，每个象素列都包括常数个象素。存储器装置控制单元4将被划分为每个都包括常数个象素的象素列的单元的数据顺序地存储在存储器装置2a和2b中。
作为存储图像数据的方法，本发明使用这样一种方法：其中图像数据被划分为与多个存储器装置相对应的常数个连续行的单元，并且被划分为常数个连续行的单元的数据被顺序地存储在多个存储器装置中。
作为存储图像数据的另一方法，本发明使用这样一种方法：其中图像数据被划分为每个都包括常数个象素的象素列的单元，并且被划分为每个都包括常数个象素的象素列的单元的数据被顺序地存储在多个存储器装置中。
如上所述，在本发明中，诸如一帧数据的数据被划分为常数个连续行的单元，并且被划分的数据被顺序地存储在多个(例如两个)存储器装置中。
首先，将参考图4至图6说明本发明的第一实施例。图4示出了根据第一实施例的将数据存储在图像数据存储装置中的方法。与图1和图2中的传统示例类似，图4所示的图像数据存储装置包括用于处理图像的逻辑LSI电路10和两个DRAM装置11和12。逻辑LSI电路10包括图像处理单元15和存储器装置控制器16和17，存储器装置控制器16和17用于控制两个DRAM装置11和12。
在图4中，诸如图像数据1之类的一帧图像数据被划分为常数“n”个连续行的数据。在本示例中，图像数据被划分为四行的数据，即“0”至“n-1”的行、“n”至“2n-1”的行、“2n”至“3n-1”的行和“3n”至“4n-1”的行。被划分的数据被顺序地存储在两个DRAM装置11和12中。分别是一帧的图像数据2和图像数据3也以类似的方式被划分并被存储在DRAM装置11和12中。行数“n”可以被任意地设定，可以将一帧数据划分为三组或更多组，并可以将它们存储在三个或更多个DRAM装置中。
图5是图4所示的用于图像处理的逻辑LSI电路10的详细结构框图。在图5中，除了两个存储器装置控制器16和17之外的所有单元与图4所示的图像处理单元15相对应。
在图5中，数据划分电路20接收图像数据以及同步信号和位置信息。数据划分电路20根据存储在划分单元设定寄存器21中的信息划分诸如一帧图像数据之类的图像数据，并将划分后的数据供应给两个写电路22和23，所述信息例如是连续行的常数，即例如图4中的行数“n”的值。写电路22和23通过使用由写地址产生单元26和27所产生的写地址分别将数据写入内部存储器装置24和25，内部存储器装置24和25例如可以是工作存储器装置。
用于将数据存储在图4所示的DRAM装置11和12中的读电路28和29在累积了要写入的特定量的数据(即要传输的数据)时，根据由读地址产生电路30和31所产生的读地址，从内部存储器装置24和25读数据。随后，读电路28和29将数据供应给存储器装置控制器16和17，并且数据被存储在两个DRAM装置11和12中。应该注意的是，本发明权利要求1中的数据划分单元对应图5所示的数据划分电路20和划分单元设定寄存器21，并且存储器装置控制单元不仅包括存储器装置控制器16和17，还包括写电路22和读地址产生电路31。
图6示出了在第一实施例中当在一帧中传输矩形区域的图像数据时的存储器存取方法。当在图6中假设包括在一帧的图像数据1中的矩形区域A的数据被存取，并且该数据被划分和被存储在两个DRAM装置11和12中时，响应于从图像处理单元15到两个存储器装置控制器16和17的对图像数据1中区域A的数据传输请求，计算所传输的数据被存储在两个DRAM装置中的位置，并且在两个DRAM装置工作的同时执行数据传输。利用这种配置，可以在短时间内传输大量数据。而且，在第一实施例中，即使当多帧的图像数据被存取时，一个DRAM装置上的存取集中引起延长的传输时间的可能性也被减小，并且可以使数据传输速率恒定。因此，可以改善各种类型的图像处理。
在该第一实施例中，用于数据划分的连续行的常数“n”越小，越容易使数据传输速率恒定。然而，在用于图像数据处理的交错(interlace)方法中，在“n＝1”时经常很难使存取频率固定，这是因为是通过将数据划分为奇数行和偶数行(即划分为顶部域和底部域)而存取数据的。
图7示出了第二实施例中将数据存储在图像数据存储装置中的方法。在该第二实施例中，图像数据(例如一帧图像数据)被划分为象素列的单元，每个象素列都包括常数个象素，即被划分为在水平方向上每个象素列所包括的“m”个象素的单元，并且划分后的数据被存储在多个存储器装置中。作为该方法的示例，图像数据1中的包括象素“0”至“m-1”的象素列、包括象素“2m”至“3m-1”的象素列和包括象素“4m”至“5m-1”的象素列被存储在DRAM装置11中，包括象素“m”至“2m-1”的象素列、包括象素“3m”至“4m-1”的象素列和包括象素“5m”至“6m-1”的象素列被存储在DRAM装置12中。
第二实施例中用于图像处理的逻辑LSI电路10具有基本上与图5所示的结构相同的结构。不同之处在于每列都包括常数个象素(即包括在水平方向上的每个象素列中的“m”个象素)的象素列的数目被存储在划分单元设定寄存器21中。
图8示出了根据第三实施例的数据存储方法。在该第三实施例中，假设DRAM装置由多个存储体组成，具体地说是由存储体0和存储体1组成。在第三实施例中，当划分后的图像数据被存储在DRAM装置的一个存储器列中时，行的常数“n”被设定为使得图像的纵向长度可被行的常数“n”除尽。具体地说，当假设与存储器列相对应的象素数目为“x”时，与由“x”个象素组成的图像数据的比特数相对应，将行的常数“n”设定为通过将图像的纵向长度除以二的幂而获得的数目。因此，可以有效地使用DRAM装置中的存储区域。
在图8中，当DRAM由存储体0和存储体1这两个存储体组成时，通过在水平方向上交替地排列数据之后将存储器列中的数据存储在存储体0和存储体1中，也可以提高对存储数据的存取效率。在该实施例中，说明了在由多个存储体组成的DRAM装置中，图像数据被划分为常数个行的单元的方法，这对应于第一实施例；然而，同一方法可以被应用到如下情况：像第二实施例中一样，数据被划分为象素列的单元，每个象素列都包括常数个象素。

Claims (6)

1.一种图像数据存储装置，包括：
多个存储器装置，所述多个存储器装置分别由动态随机存取存储器组成；
数据划分单元，用于将图像数据划分为与所述多个存储器装置相对应的常数个连续行的单元；以及
存储器装置控制单元，用于将所述被划分为常数个连续行的单元的数据顺序地存储在所述多个存储器装置中，其中
所述存储器装置控制单元包括分别与所述多个存储器装置相对应的多个存储器装置控制器。
2.如权利要求1所述的图像数据存储装置，其中：
被存储在所述动态随机存取存储器的一个存储器列中的图像的纵向长度被所述数据划分单元设定为行的常数与二的幂的乘积。
3.一种图像数据存储装置，包括：
多个存储器装置，所述多个存储器装置分别由动态随机存取存储器组成；
数据划分单元，用于将图像数据划分为与所述多个存储器装置相对应的象素列的单元，每个象素列的单元都包括常数个象素列；以及
存储器装置控制单元，用于将所述被划分为每个都包括常数个象素列的象素列的单元的数据顺序地存储在所述多个存储器装置中，其中
所述存储器装置控制单元包括分别与所述多个存储器装置相对应的多个存储器装置控制器。
4.如权利要求3所述的图像数据存储装置，其中：
被存储在所述动态随机存取存储器的一个存储器列中的图像的横向长度被所述数据划分单元设定为象素列的常数与二的幂的乘积。
5.一种存储图像数据的方法，包括：
将图像数据划分为与多个存储器装置相对应的常数个连续行的单元，所述多个存储器装置分别由动态随机存取存储器组成；以及
将所述被划分为常数个连续行的单元的数据顺序地存储在所述多个存储器装置中，其中
所述存储器装置控制单元包括分别与所述多个存储器装置相对应的多个存储器装置控制器。
6.一种存储图像数据的方法，包括：
将图像数据划分为与多个存储器装置相对应的象素列的单元，每个象素列的单元都包括常数个象素列，所述多个存储器装置分别由动态随机存取存储器组成；以及
将所述被划分为每个都包括常数个象素列的象素列的单元的数据顺序地存储在所述多个存储器装置中，其中
所述存储器装置控制单元包括分别与所述多个存储器装置相对应的多个存储器装置控制器。
CN2006101706544A 2006-08-18 2006-12-22 用于存储图像数据的存储装置和存储图像数据的方法 Expired - Fee Related CN101127901B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006-223189 2006-08-18
JP2006223189 2006-08-18
JP2006223189A JP2008048258A (ja) 2006-08-18 2006-08-18 画像データ記憶装置、および記憶方法

Publications (2)

Publication Number Publication Date
CN101127901A CN101127901A (zh) 2008-02-20
CN101127901B true CN101127901B (zh) 2010-06-16

Family

ID=39095798

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101706544A Expired - Fee Related CN101127901B (zh) 2006-08-18 2006-12-22 用于存储图像数据的存储装置和存储图像数据的方法

Country Status (3)

Country Link
US (1) US20080044107A1 (zh)
JP (1) JP2008048258A (zh)
CN (1) CN101127901B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165105B (zh) * 2011-12-15 2017-03-08 芯讯通无线科技（上海）有限公司 移动通信终端以及图形显示方法
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
CN106611401B (zh) 2015-10-22 2020-12-25 阿里巴巴集团控股有限公司 一种在纹理内存中存储图像的方法及装置
CN109116972B (zh) * 2017-06-23 2023-05-12 三垦电气株式会社 微型计算机
KR102336666B1 (ko) 2017-09-15 2021-12-07 삼성전자 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US10250899B1 (en) * 2017-09-22 2019-04-02 Qualcomm Incorporated Storing and retrieving high bit depth image data

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030056566A (ko) * 2001-12-28 2003-07-04 한국전자통신연구원 인터리버 메모리의 운용 방법
CN1637719A (zh) * 2004-01-05 2005-07-13 索尼株式会社 数据存储设备、数据存储控制设备、方法以及程序

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10191236A (ja) * 1996-12-25 1998-07-21 Nec Corp 画像処理装置及び画像データメモリ配置方法
US6226724B1 (en) * 1997-09-03 2001-05-01 Motorola, Inc. Memory controller and method for generating commands to a memory
JP3288327B2 (ja) * 1999-02-09 2002-06-04 エヌイーシービューテクノロジー株式会社 映像メモリ回路
JP4559785B2 (ja) * 2003-11-06 2010-10-13 パナソニック株式会社 信号処理方法および信号処理装置
KR100668302B1 (ko) * 2004-07-28 2007-01-12 삼성전자주식회사 비디오 디코더/엔코더에서의 메모리 맵핑 장치 및 그 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030056566A (ko) * 2001-12-28 2003-07-04 한국전자통신연구원 인터리버 메모리의 운용 방법
CN1637719A (zh) * 2004-01-05 2005-07-13 索尼株式会社 数据存储设备、数据存储控制设备、方法以及程序

Also Published As

Publication number Publication date
JP2008048258A (ja) 2008-02-28
US20080044107A1 (en) 2008-02-21
CN101127901A (zh) 2008-02-20

Similar Documents

Publication Publication Date Title
CN101127901B (zh) 用于存储图像数据的存储装置和存储图像数据的方法
JP6538179B2 (ja) 表示制御装置、表示装置、表示制御装置の制御方法、および制御プログラム
US8493400B2 (en) Memory device and memory control for controlling the same
US5319603A (en) Multiport semiconductor memory device having RAM blocks and SAM blocks
CN102016809A (zh) 存储器控制装置、存储器系统、半导体集成电路和存储器控制方法
CN101653010A (zh) 用于视频数据交叉存储的系统
CN100463511C (zh) 图像数据处理系统及图像数据读取和写入方法
CN100446084C (zh) 画面数据传送方法、影像数据传送方法以及时序控制模块
JP2011053671A (ja) 半導体集積回路
JP2000090256A (ja) 記憶装置、並びに書き込み方法および読み出し方法
CN107204199A (zh) 半导体存储器装置及其地址控制方法
KR19980081641A (ko) 동화상 복호 방법 및 동화상 복호 장치
CN100435190C (zh) 显示装置及其驱动方法和显示用控制元件
KR100297716B1 (ko) 높은멀티비트자유도의반도체메모리장치
CN105243028A (zh) 一种降低图像缩小处理时系统峰值带宽的方法和装置
JPS6252874B2 (zh)
JP3288327B2 (ja) 映像メモリ回路
KR100846791B1 (ko) 비디오 데이터 저장 방법 및 장치
JP2009076182A (ja) 半導体記憶装置及びそれを備えた液晶駆動装置
JP4293503B2 (ja) 画像処理装置
JP2008146235A (ja) 画像処理装置
EP0618560B1 (en) Window-based memory architecture for image compilation
JP6334918B2 (ja) 画像処理装置
CN102457725A (zh) 影像编码资料暂存装置及其影像编码资料暂存方法
JP4997418B2 (ja) Ｄｒａｍアクセス方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081024

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20081024

Address after: Tokyo, Japan, Japan

Applicant after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa

Applicant before: Fujitsu Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTORS CO., LTD

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP03 Change of name, title or address

Address after: Kanagawa

Patentee after: Fujitsu Semiconductor Co., Ltd.

Address before: Tokyo, Japan, Japan

Patentee before: Fujitsu Microelectronics Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100616

Termination date: 20141222

EXPY Termination of patent right or utility model