CN101653010A - 用于视频数据交叉存储的系统 - Google Patents

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CN101653010A CN200780040152A CN200780040152A CN101653010A CN 101653010 A CN101653010 A CN 101653010A CN 200780040152 A CN200780040152 A CN 200780040152A CN 200780040152 A CN200780040152 A CN 200780040152A CN 101653010 A CN101653010 A CN 101653010A
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Abstract

本发明涉及一种用于读取放置在具有第一存储部和第二存储部的存储器内的原子的方法，该方法包括：(a)跨越存储器放置具有存储地址的多个原子；(b)限定跨越部分所述多个原子的一条带；(c)在带内指定第一原子；(d)定位与第一原子配对的一个或多个第二原子；(e)确定是否该一个或多个第二原子与第一原子配对时形成合法对；以及(f)从第一存储部和第二存储部读取合法对。

Description

用于视频数据交叉存储的系统
相关申请的交叉引用
本申请涉及系列号为10/306,749和10/306,751的共同未决申请，因此通过引证全文将其结合于此。
技术领域
本发明通常涉及数据存储，以及更具体地，涉及一种用于视频数据交叉存储的方法和/或设备。
背景技术
在一种传统视频存储方法中，能够将宽为1920像素，高为1080像素的图像存储为每行1920字节的1080行。这种方法具有1024字节的存储页面尺寸。因此，图像的1080行将遍布在多个页面。当存储图像时，在第一行的所有字节后面接每个随后行的字节。当处理(即，压缩)图像时，基于图像的9×9块进行操作。当加载以光栅格式存储的9×9块时，将取回至少9个，也可能是10个页面。
在一种传统存储方法中，将图像划分为多个32×32的像素拼块(pixel tile)。将每块拼块连续地存储为一个1024字节的页面。与其它传统方法相比，这种传统的方案减少了每个9×9块传输的页面的数量。
在另一传统存储方法中，以光栅格式存储每块拼块中的数据。通过以拼块的形式存储图像，能够通过取回最多4个页面来传输一个9×9的块(或多至32×32的任意尺寸的块)(或运动补偿块)。在这种方法中，交错图像具有独立存储的每个场。
期望实现一种用于执行可以适于现代存储装置的数据的交叉存储的方法和/或设备。
发明内容
本发明涉及一种用于读取放置在存储器中的原子的方法，该存储器具有第一存储部和第二存储部，该方法包括：(a)跨越存储器放置原子；(b)限定跨越部分原子的一条带；(c)在带中指定第一原子；(d)定位与第一原子配对的第二原子；(e)确定是否该第二原子与第一原子配对时形成合法对；以及(f)从第一存储部和第二存储部读取合法对。
本发明的目的、特征以及优点包括提供一种用于交叉存储视频数据的方法和/或设备，该方法和/或设备可以(i)允许更有效地存储器存取(ii)更容易实施和/或(iii)简化了芯片上硬件(on-chiphardware)。
附图说明
通过以下的详细描述和所附权利要求以及附图，本发明的这些和其它目的、特征以及优点将变得显而易见，其中：
图1是示出本发明内容的示图；
图2是示出从存储器中读取的原子的示图；
图3是示出从存储器中读取的原子的另一示图；
图4是示出帧存取、场存取以及线存取的示图；
图5是示出在棋盘形图案中的帧存储拼块的示图，在该棋盘形图案中，间距是拼块的宽度的奇数倍；
图6是示出在棋盘形图案中的帧存储拼块的示图，在该棋盘形图案中，间距是拼块的宽度的偶数倍；
图7是示出地址走样的示图；
图8是示出帧存储的拼块的示图；
图9是示出交叉存取的1920宽度的帧存储的分配的示图；
图10是示出交叉存取的1920宽度的帧存储的8组(bank)分配的示图；
图11是示出设置于对应的左和右DRAM中的原子的示图；
图12是示出跨页边界的示图；
图13是根据本发明的用于匹配DRAM存取的方法的示图；
图14是示出读取奇数宽度请求的实例的示图；以及
图15是示出读取奇数宽度请求的实例的另一示图。
具体实施方式
参照图1，示出的系统50示出了本发明的内容。系统50通常包括块(或电路)52以及块(或电路)54。电路50可以实施为编码器/解码器(CODEC)电路。电路52通常包括存储控制器(或电路)56。CODEC电路52可以接收包括一系列图像60a-60n的输入信号。图像60a-60n通常为未压缩格式。在一个实例中，图像60a-60n可以是一系列数字帧。在另一实例中，图像60a-60n可以是表示模拟视频信号的一些部分的提取。在任一种情况下，电路52可以用于提供和/或接收信号(例如，IMAGE_DATA1)、信号(例如，IMAGE_DATA2)、信号(例如，ADDRESS1)以及信号(例如，ADDRESS2)。信号IMAGE_DATA1和信号IMAGE_DATA2可以是可以存储在存储器54中的表示帧60a-60n的经压缩的数据信号。信号ADDRESS1和信号ADDRESS2可以是用于对存储器54进行存取的地址信号。也可以将信号IMAGE_DATA1和信号IMAGE_DATA2称作数据总线。类似地，也可以将信号ADDRESS1和信号ADDRESS2称作地址总线。
存储器54通常包括块(或电路)60和块(或电路)62。电路60可以实施为“右”存储器电路。电路62可以实施为“左”存储器电路。术语“右”和术语“左”是用于描述存储器54中的不同和/或区别部分的抽象概念。通常，分别制造的存储器芯片可以用于实施存储器60和存储器62。在某些实施中，存储器60和存储器62可以是一个存储器(例如，双端口存储器)的分离的部分，可以从两个端口中的任意一个端口对该存储器进行存取。可以改变存储器60和存储器62的特定物理位置以使右存储器60位于存储器54的一部分以及左存储器62位于存储器54的另一部分。通常，右存储器60可以配置为提供/接收信号IMAGE_DATA1和信号ADDRESS1。类似的，左存储器62可以配置为提供/接收信号IMAGE_DATA2和信号ADDRESS2。存储控制器56可以用于仲裁如何从存储器60和存储器62提供/取回数据。存储控制器56可以实施用于对存储器60和存储器62进行存取(或寻址)的协议，相当大地上减少存储器60和存储器62之间的地址载荷。通过实施地址信号ADDRESS1以对存储器60或62之一进行存取以及实施地址信号ADDRESS2以对存储器60和62中的另一个进行存取，可以实现存储器60和62之间的地址和/或数据载荷的相当大的减少。
本发明提供了一种用于控制如何对存储器54进行存取的方法和/或设备。视频源编码和解码包括从存储器54中读取数据。该数据可以被理解为表示图像的小矩形区域。这种小矩形区域可以随离网(off-grid)改变。例如，尽管存储器54中的任意实际组织可以在2n地址边界上具有自然对准(natural alignment)，但需要读取的小矩形区域可以(i)处于任意整数(例如，图像中的(x，y)坐标)处以及(ii)具有使小矩形的宽度和/或高度不是2的幂的尺寸。
可以以诸如H.264的视频源编码标准实施存储器54。H.264可以要求这种矩形区域与4×4的亮度像素一样小。相反，以前的视频源编码标准具有8×8亮度像素的最小尺寸。H.264编码的要求可以使得有效地从存储器50中读取数据矩形的问题变得显著地更加重要。在一个实例中，存储器54可以实施为用于图像存储的标准动态随机存取存储(commodity dynamic random access memory)(DRAM)设备。DRAM最初被设计为更适用于个人计算机(PC)中。其它的存储设备(例如，非DRAM设备)可能更适于问题描述，但与实施用于视频存储的DRAM相比，其也可能太昂贵而不利于实施。
通常，双数据率(DDR)DRAM设备不提供在随机存取存储器(RAM)中的定位的随机存取。对于DDR DRAM设备，通常需要对存储器54的分级存取。为了从存储器54中读取特定的字，通常需要激活DRAM中的行或页面。这种激活可能导致存储器54的特定行中的所有字均被读取到临时存储器(temporary storage)中。该临时存储器可以在DRAM设备中具有更高速率。通常可以将DDR DRAM设备组织为四或八组(bank)。在给定时刻，每组最多可以有一行被激活。在几个(或所有)组具有单个行同时被激活时，这些组可以彼此独立地进行操作。在行已经被激活之后的较短时间过去之后，可以从DRAM设备中的临时高速存储器中读取数据或者可以将数据写入到在DRAM设备中的临时高速存储器中。对于DRAM，由于数据的最小可寻址单位可以是2(DDR-1)或4(DDR-2)个字的信息，所以不可能进行随机存取。将原子定义为数据的最小可寻址单位。通常，单个传输命令可以传输长于原子的脉冲。不过，可以发出中断该脉冲的命令从而可以有效使用2个字或4个字的原子。即使该2个字或4个字的原子短于该脉冲长度，也可以使用该2个字或4个字的原子。一旦完成对激活行想要执行的所有操作，为了将来自高速临时存储器读取的所有数据写回到DRAM内的主存储阵列中，需要对激活行“预充电”。在新的行被激活之前，也需要一段时间来完成这种预充电操作。
对于CODEC存储器，为了满足DRAM的整个带宽，DRAM可以耦合至32比特宽的总线(例如，至少32比特)。对于DDR-2DRAM，原子尺寸可以是16字节(例如，每个均包括4字节的4个字)。
参照图2，示出了示出从存储器54中读取原子80的示图。通常，图2中的每个正方形均代表一个字节。示出了多个原子A-H。为了清楚的目的，将原子D加粗显示。如果组织这些原子表示水平行像素，则在最坏的情况下，如图所示，从存储器54中读取的4×4(也加粗显示)将跨越多达8个原子A-H。在没有本发明的情况下，为了恢复来自存储器54的实际需要的16字节的数据，需要读取总共128字节。在这种设定中，从DRAM中读取的数据的7/8将被丢弃。通常，行与图像的(x，y)坐标空间中的一行像素无关。
参照图3，示出了示出从存储器54的块读取8字节原子的示图。如果将32比特总线划分为两根16比特总线，并且数据在两个(独立寻址的)16比特存储设备之间交叉存取，则每个16比特的DRAM具有8字节的原子尺寸。在这种情况下，在最坏情况下可以读取的总数据将可以减少到64字节。
为了使图3中示出的方案能有效运行，(例如，对从存储器54读取的所有矩形区域)通常读取一半的原子(对从存储器读取的所有矩形区域)，并将其定位在连接至16比特的一半数据总线(例如，存储器60)的DRAM中。通常将另外的一半定位在DRAM中，并将其连接至16比特的另一半数据总线(例如，存储器62)。
对理论上的最坏情况的存取模式的考虑可以激发对这种可替换类型的存储组织(例如，定位并读取连接至一条16比特的一半数据总线的DRAM中的一半的原子)的需要。通常，难于以传统方法支持解码比特流。在这种情况下，当前被解码的比特流可能需要存取模式，这引起了对处理最坏情况的比特流的需要。最坏情况的比特流可以指定从存储器54读取的大量小离网矩形。
使左DRAM 62和右DRAM 60之间不同的地址比特的数量最少的期望激发了对共同未决申请(10/306,749和10/306,751)确定的大量工作。本发明也考虑了如果存在装载单DRAM的地址线(例如，在左和右DRAM之间不同的地址线)和装载两个DRAM 60和62的地址线的混合体可能出现(或避免)的高速率和电的问题。
由于电的原因，左DRAM 62和右DRAM 60的地址信号ADDRESS1和ADDRESS2通常各自需要由独立的信号驱动。本发明可能需要限制左DRAM 62和右DRAM60的地址以仅在少量的地址比特中具有差别。去掉这种限制可以允许进一步的优化。这种优化可以允许(i)更有效地存取以及(ii)芯片上硬件的简化。
参照图4，示出了示出帧存取(frame access)、场存取(fieldaccess)和线存取(line access)的示图。原子(例如，A，C，E，G，等)可以存储在一个DRAM(例如，存储器60或存储器62)中。其它的原子(例如，B，D，F，H，等)可以存储在另一个DRAM(例如，存储器60或者存储器62中的另一个)中。为了最小化开销，可以以一列拼块的形式组织数据。通常，帧、场和线存取需要由存储器54中数据的特定组织支持。如果数据分布在两个DRAM设备60和62之间，并且每个DRAM设备60和62均连接至一半的数据总线(例如，IMAGE_DATA1和IMAGE_DATA2)，则可以以对所有普通访问模式的方式交叉存取数据，数据可以均匀分布在DRAM设备60和62之间。
为了从存储器中存取矩形区域，帧和场存取通常用于视频解码(和编码)程序中。尽管图4示出了4×4的矩形，但也可能需要其它尺寸的矩形。可以改变矩形的特定尺寸以满足特定的视频源编码实施标准。可以在交错视频材料编码中区别帧存取和场存取。交错视频材料通常用于广播电视和相关记录媒体技术中。在这种情况下，每个场可以从图像中的隔行水平线对数据进行取样。在帧模式中，视频编码程序可以选择对数据编码，其中，可能需要从两个场中读取数据。在场模式中，可能需要从组成一个场的帧中的隔行读取数据。
在一个实例中，在显示处理中需要线存取。对于显示处理，将数据进行扫描并且传送(通常在附加处理步骤之后)给视频显示器或电视以进行显示。对于这三种不同的存取模式(例如，帧、场和线)中的每一种，一半的数据存储在一个DRAM(例如，DRAM的左部分)中，另一半数据存储在另一个DRAM(例如，DRAM的右部分)中。
存储图像数据可以存储在帧存储(framestore)内。帧存储包括来自两个场的线，这两个场基于线并线彼此交叉。本发明对为每个场分配独立的区域和以存储控制器56执行帧存取尤其有益。这种实施允许传统编码器/解码器与本发明一起工作。然而，本发明的一种优选的帧存储结构可以为帧存取提供更有效的带宽利用。可以以拼块的形式存储数据以改善性能。可以通过使跨页面边界的次数的数量最少来实现更高性能。当客户发出带请求并且该请求的比特(例如，TileH)被设置为一时，可以选择拼块存储。可以从DMA地址寄存器的最低有效位(least significant bit)驱动比特TileH。客户可以提供DMA地址寄存器以指定图像基址(例如，ImageBaseAddr)。
可将拼块用于存储图像的矩形区域。拼块的尺寸可以是跨所有连接的DRAM设备60和62的一组中的一个DRAM行。当帧存储与拼块存储一起分配时，可以将该特定的帧存储内的所有拼块定位在DRAM 54中可用的一半组中。在4组设备的情况下，给定的帧存储可以使用组0和组2，或者帧存储可以使用组1和组3。组0和组2与组1和组3之间的这种区别分别被称作偶或奇极性。
当以字节为单位测量时，拼块可以为正方形(例如，32乘以32)；或者为2∶1的矩形(例如，在帧中为宽64乘以高32)。精确的尺寸可以取决于实施的特定DRAM页面的尺寸。以拼块的倍数可以有效地分配存储。当排列拼块以形成帧存储时，拼块可以形成棋盘形图案(checkerboard pattern)。
参照图5，示出了示出帧存储的拼块的示图。对4组设备的自然分配可以是间距为拼块的宽度的奇数倍。在这种情况下，按光栅扫描次序的拼块的自然分配可以产生棋盘形图案。棋盘形图案可以确保拼块彼此水平或垂直相邻并彼此位于不同组中。甚至当间距不是拼块的宽度的倍数时，寻址逻辑仍然有用。然而，由于间距通常是宏观原子宽度的倍数，所以将具有比以前的设备更严格的限制。宏观原子通常包括存储在左存储器60中的原子和存储在右存储器62中的原子的组合。当间距不是拼块的宽度的倍数时，由于垂直相邻的拼块可以彼此位于同一组中，所以性能将降低。
地址ImageBaseAddr可以不必指向特定的拼块边界。相反，地址ImageBaseAddr可以访问(refer to)宏观原子的左上部分。地址ImageBaseAddr可以是特定帧存储的基址。如果间距是拼块的宽度的倍数，即使地址ImageBaseAddr不对准拼块边界，则仍然可以保持棋盘形图案。
参照图6，示出了示出当间距是拼块的宽度的偶数倍时帧存储的拼块的示图。在一个实例中，当间距是拼块的宽度的偶数倍并且地址ImageBaseAddr使得帧存储开始于拼块的左手侧(而不是必须为拼块的顶部)时，拼块的奇数行中的拼块将被交换。通过在拼块的左手侧处开始帧存储可以保持棋盘形图案。对于图像尺寸(例如，1920)，将间距保持为拼块的宽度的偶数倍是重要的。甚至当间距是拼块的宽度的偶数倍时，其也是重要的。
对于CODEC存储器，在地址ImageBaseAddr指向上面的组(例如，图6中标记为“组n+2”的组)的情况下，这种交换可以起作用。将地址ImageBaseAddr指向上面的组的使用不在不实施本发明的设备上实施。
参照图7，示出了示出地址走样的实例的示图。如果地址ImageBaseAddr不与拼块的开始部分水平对准，则交换方案不起作用。通常，如果地址ImageBaseAddr不水平对准并且未提供棋盘，则不需要交换。地址ImageBaseAddr的不对准将导致在形式预测(forming prediction)中的较低性能。
参照图8，示出了帧存储的拼块的示图。对于8组存储器，可以类似于4组设备对间距进行编程。通过使间距为拼块的宽度的奇数倍的二倍，可以获得稍高的性能。这样，所有的预测，甚至跨越在四块拼块相接的角落处的预测，也不触及彼此在同一组中的两块拼块。在这种情况下，可以改进关于在奇数行中交换拼块的时间的规则。对于8组设备，如果间距是四块拼块的宽度的倍数，则可以在奇数拼块行中交换不相邻的拼块对。
参照图9，示出了示出交叉存取的1920宽帧存储的分配的示图。在4组设备的情况下，给定的帧存储可以使用组0和组2或使用组1和组3。区别可以被分别称作“偶”和“奇”。可以通过存储在地址ImageBaseAddr中的组极性比特来控制特定极性的选择。对于帧存储中的所有位置，组极性比特可以保持不变。例如，可以将组极性比特设置为比特11。在图像的第一块拼块中表示(由地址ImageBaseAddr限定并位于组极性比特中)的相同值可以是位于图像的其余部分的相同值。给定具有组极性比特的地址ImageBaseAddr，可以将下一个高位比特用于限定将对图像中的哪一块拼块进行寻址。
这种极性比特的指定意味着，当分配帧存储时，帧存储可以使用特定跨度的地址中的一半存储地址。可以分配使用相同的地址ImageBaseAddr的第二帧存储。第二帧存储可以包括相反的极性比特。第二帧存储可以使用与第一帧存储交叉存取的另一半存储地址。
参照图10，示出了示出交叉存取的1920宽帧存储的8组分配的示图。可以将间距设置为拼块的宽度的奇数倍的两倍。对于8组设备，可以类似于4组设备来分配。通常，为了实现可以将该间距设置为拼块的宽度的奇数倍的两倍的8组分配，寻址逻辑没有主要的变化。可以确定组的数量的逻辑可以类似于用于交换拼块的逻辑，其中，间距是偶数或四的倍数。差别(difference)可以为编程到间距寄存器中的值(例如，RowWidth)。
当驱动8组存储器时，存储控制器56上的软件(或执行的固件)可以选择使用可以产生较高性能的间距值。这种软件可以使用4组分配并实现与通过4组存储设备获得的性能相同的性能。极性比特可以是最低有效组比特(例如，比特BA0)。
对于CODEC存储器，DRAM行(例如，一组中的一行并且跨越所有连接的DRAM包)的尺寸可以是1K、2K、4K等。然而，可以改变DRAM行的特定尺寸以满足特定实施例的设计原则。
图10也示出了交叉存取1920宽帧存储的8组分配。可以在下面的表1中给定拼块的宽度和高度：
表1
Figure G2007800401522D00121
通常，支持的每个存储器组织一般均包括对原子的支持，其中，可以将原子认为是存储器的最小可寻址单位。
当读取小离网矩形时，根据本发明的CODEC存储器支持的双存储器方法可以使带宽最大。如果将单地址与相同的数据总线宽度一起使用，则当通过允许“自然地”出现的一半的原子尺寸来读取小离网矩形时，双存储器方案可以使带宽最大。为了提高效率，可以并行使用该两条一半的数据总线。当读取(i)帧组织预测；(ii)场组织预测(其需要来自其它的每一条扫描线的数据)；以及(iii)线组织数据时，这种条件为真。为了达到更高的效率，以重复模式在左DRAM 62和右DRAM 60之间分布数据以限定宏观原子。
参照图11，示出了示出位于对应的左和右DRAM中的原子的示图。图11示出了每个原子的线性地址，其中，“a”是以字节为单位的原子尺寸；“w”是拼块的宽度；“字节n”是2a的倍数以及“n/w向下取整”是四的倍数。
当对使用线性寻址的设备(诸如处理器)进行宏观原子寻址时，可以以与位于高两行中的原子的寻址次序相反的次序对在原子(宏观原子中)的低两行中的原子进行寻址。
为简化寻址，宏观原子与限定拼块的相同格子对准。对于带存取，当TileH＝1时，地址ImageBaseAddr需要指向宏观原子中的左上部分原子的地址。通过这种方式，宏观原子也可以与根据预定图像编码标准限定块、宏观块以及场/帧的格子对准。
可以在总线IMAGE_DATA1和IMAGE_DATA2上以光栅扫描次序传输字节。光栅扫描次序可以定义为(i)从左到右扫描行，以及(ii)自顶到底传输行。通过在总线IMAGE_DATA1和IMAGE_DATA2上以光栅扫描次序传输字节，可以以光栅扫描次序从存储器中读取需要为请求提供服务的原子。当这种传输不可能时，不需要以光栅扫描次序从存储器54中读取需要为请求提供服务的原子。光栅扫描次序的例外可以提供为本发明的主要领域。
当从存储器54读取数据时，可以应用本发明。在某些情况下，如果用于CODEC存储器的视频编码器/解码器不需要执行离网存取，则由于离网存取期望的高性能不是问题，所以当将数据写入到存储器54时，可以不需要本发明。为了满足任意尺寸的矩形的离网写入的数据总线IMAGE_DATA1和IMAGE_DATA2的限定的协议，可以简化以光栅扫描次序观察的原子。在这种情况下仅单DRAM(例如，左或右)的使用可以不产生任何问题。
参照图12，示出了示出跨页边界的示图。当发出请求时，可能跨越多块拼块。跨越是指当在单时钟周期内(i)地址发布到左DRAM 60并且(ii)地址发布到右DRAM 62的情况。可以发出带请求。带请求(或带)可以是线存取并可以跨越多块拼块。带请求可以仅为单扫描线的高。在一个实例中，带可以是触及多达四块相邻拼块的预先读取。当从存储器读取数据时，预先读取可以导致效率处理的复杂化。为了避免这种复杂化，本发明能够在尽可能多的时钟周期内同时并行使用左DRAM 62和右DRAM 60。
通常，可以独立选择发布给左DRAM 62和右DRAM 60的组地址。当发布READ(或WRITE)命令以允许左DRAM 62对一块拼块进行寻址，以及允许右DRAM 60对相邻的另一块拼块进行寻址时，可以使用这种选择。由于对于给定帧存储中的所有定位组极性比特可以是恒定的，所以左DRAM 62和右DRAM 60可以共享组地址的最低有效位。
此时，忽略了垂直方向的问题，左DRMA 60和右DRMA 62之间的选择意味着可以将带作为单个矩形看待。带可以是偶数或奇数个原子宽度。如果带为偶数个宽度，则在每条扫描线中，左DRAM62和右DRAM 60中的每个将从存储器中为带读取一半原子。如果带是奇数个原子宽度，则在每条线的右侧可以出现“空闲”原子，该空闲原子可以用于左DRAM 62或者右DRAM 60。
在4组DRAM的情况下，帧存储仅使用两组。以棋盘排列组(如果达到了高性能)以使垂直相邻的拼块的组地址不同。对于本发明，可以实施一套设置原则以确保参照图13描述的方法不会(i)在配对存取时做出较差决定以及(ii)在整个过程中得到复数个页面。这套原则包括：
(i)如果带没有跨越垂直拼块边界(例如，在两块水平相邻拼块之间)，则左和右DRAM地址可以跨越水平拼块边界；
(ii)如果带跨越了垂直拼块边界，则左和右DRAM地址不跨越水平拼块边界。由于将对四组同时进行预充电，所以地址不会跨越水平拼块边界；
(iii)如果请求的带精确地跨越一个拼块边界，(例如，不论该拼块边界是水平或垂直)，则(a)该两块拼块立即打开并且(b)存取可以跨越该边界；以及
(iv)如果带跨越四块拼块相接的角落，则可以将优先权交给具有水平相邻拼块的拼块边界(水平相邻的拼块彼此同时打开)。当对上边拼块对已经进行了最后存取时，可以对下边的拼块进行访问。
在8组DRAM的情况下，如果间距和ImageBaseAddr为产生适当的棋盘，则左和右DRAM地址可以同时跨越水平和垂直拼块边界。水平边界和垂直边界两者的这种跨越可以发生，因为带跨越的四块拼块中的每块均位于不同组中。
在跨越几块拼块的宽度的线存取的情况下，(例如，当线存取仅为单线高时)，将产生复页错误(penalties)。页错误可以不带来性能的损失。由于不会再次访问朝向存取的左侧的拼块(因为请求仅为单线高)，所以不可能产生更有效的存取模式。
大的矩形带可以触及多块拼块(例如，超过四块)并且将超过一条线高。对于大的矩形带，由于拼块将打开和关闭多次，所以可以次最优考虑根据本发明定义的存取规则。然而，由于拼块的多次打开和关闭不可能发生在关注的所有视频程序中，所以可以避免这种问题。可以需要存储控制器56来正确的处理这种请求(例如，在从正确的位置上读取正确的数据或将正确的数据写入到正确的位置上的意义来讲)。
参照图13，示出了根据本发明用于配对DRAM存取的方法100。方法100通常包括状态(或者步骤)102、状态(或者步骤)104、状态(或者步骤)106、状态(或者步骤)108、状态(或者步骤)110、状态(或者步骤)110、状态(或者步骤)112、状态(或者步骤)114以及状态(或者步骤)116。状态104可以形成具有跨第一存储部(或左DRAM)以及第二存储部(或右DRAM)的存储地址的多个原子。状态106可以限定跨部分原子的带(或带请求)。状态108可以指定该条带内的第一原子。
通常，对每个时钟周期，可以产生两个DRAM地址。通常产生第一DRAM地址作为以光栅扫描次序将访问的还没有访问的下一个原子。在带的起始处，可以将第一DRAM地址(或第一原子)定义为带的左上部分中的原子的地址。对于每个时钟周期，第一DRAM地址可以位于左DRAM 62或右DRAM 60中。可以改变将带中的第一原子指定为定位在左DRAM 62或右DRAM 60中以满足特定实施例的设计原则。
状态110可以定位与第一原子配对的第二原子。对于给定的第一DRAM地址，需要定位第二DRAM地址(或第二原子)。在一个时钟周期内，可以将第二DRAM地址发布到第一原子的相反DRAM中。
状态110可以使用以下的配对列表来定位将与第一原子配对的第二原子(组)：
(i)紧靠第一原子右边的原子可以为第二原子；
(ii)在请求的带中紧靠第一原子下方的原子为第二原子。在场存取的情况下，定位的第二原子可以是在帧中第一原子正下方两条扫描线以下的一个原子；以及
(iii)在帧存取的情况下，可以将第二原子可定位为在请求的带中第一原子的正下方两条扫描线以下。通常，对于场存取，仅考虑列表中的选择(i)和(ii)。
可以基于优先级次序来列出配对表中可能的配对。如果定位了超过一个的第二原子，并且该多个第二原子均形成与第一原子的合法对，则可以选择最靠近配对列表的顶部的第二原子。
状态112可以确定是否第二原子与第一原子配对时形成合法对。可以同时从右存储器60和左存储器62中读取原子的合法对。这种合法对可以具有在图像中的第一和第二原子之间的特定空间关系。可以对通过在配对列表中设置的条件形成的每个对进行测试以确定是否第二原子与第一原子形成合法对。为形成合法对，第二原子可以：
(i)位于与第一原子相反的DRAM(例如，左或右)；
(ii)如果带跨越垂直拼块边界，则不越过水平拼块边界；
(iii)如果第一原子和第二原子之间的行地址相同，则具有与第一原子相同的行地址；以及
(iv)不从DRAM读取。
通常，对于帧存取，因为原子可以被定位在两个原子的正下方(vertically below)，所以可以以一条线的形式读取原子。在下一条线中，相同的原子可以定位在已经读取的原子下方。然而，相同的原子将不会再次被读取。相反，可以选择定位在当前线的两条线下方的原子并将其指定为与第一原子形成合法对的第二原子。
可以读取带的右侧处的奇数个原子。通常，在流水线阶段，可以将第一寄存器和第二寄存器用于不按光栅扫描次序读取原子。
参照图14，示出了示出根据方法100读取奇数个原子的实例的示图。可以跨越存储器形成或放置多个原子(例如，A-AV)。可以将原子A-AV存储在左DRAM或右DRAM中。可以围绕原子A-AV的一部分形成带。在每条带的起始处，桶状移位器可以从流水线阶段(例如，P1)和流水线阶段(例如，P2)接收原子。在读取标记的奇数原子后，流水线阶段P2将原子提供到总线的左侧。在随机读取标记的两个奇数原子后，流水线阶段(例如，P1)将原子同时提供到总线的左侧和总线的右侧。临时寄存器(例如，T1)和临时寄存器(例如，T2)可以临时存储原子。从临时寄存器T1和临时寄存器T2每提供一次原子，则标记奇数原子的计数减少一次。
在第一个时钟周期中，从左DRAM中读取原子N并且从右DRAM中读取原子O。
在第二个时钟周期中，读取原子P，然而，不需要与原子P同时被自然读取的原子Q。由于不需要原子Q，所以将选择原子P垂直下方的原子(例如，原子V)。然而，由于将原子V存储在与原子P相同的DRAM中，所以不在与原子P相同的周期中读取原子V，所以可以读取原子AB。由于不按次序读取原子AB，所以将原子AB存储在临时寄存器T0中。
在第三个时钟周期中，读取原子T和U。
在第四个时钟周期中，读取原子V。不需要与原子V自然形成自然配对的原子W。由于将原子AB存储在与原子V相反的DRAM中，所以可以与原子V同时读取原子AB。然而，已经在第二时钟周期中读取了AB，由于已经读取了原子AB，所以可以读取原子AH。由于不按次序读取原子AH，所以可以将原子AH存储在临时寄存器T0中。由于临时寄存器T0已经被占用，所以可以将原子AH存储在临时寄存器T1中。
在第五时钟周期中，读取原子Z和AA。此时，已经读取了扫描线中的所有原子(例如，原子Z、AA和AB)。结合第四时钟周期，注意到原子AB已经被读取并存储到临时寄存器T0中。
在第六时钟周期中，可以读取原子AF和AG。此时，已经读取了扫描线中的所有原子(例如，原子AF、AG和AM)。结合第四时钟周期，注意到原子AH已经被读取并存储到临时寄存器T1中。
在第七时钟周期中，存取模式可以重新开始。读取原子AL和AM。
在第八时钟周期中，读取原子AN。通常，存取需要从存储器中读取偶数或奇数个原子。该偶数或奇数个原子基于带中包含的原子的数量。由于需要从存储器读取15个原子，所以可以没有与原子AN配对的原子。
对于CODEC存储器，没有将一次传输的最后一个原子(例如，原子AN)配对给下一次传输的第一个原子的意图。尽管这种意图是可能的，但对于性能的略微增加，控制电路的复杂度将显著增加。
由于从存储器中读取带中的原子，所以可以将原子提供至桶状移位器的输入。可以以光栅扫描次序将原子传输至桶状移位器。例如，在传输原子AF的周期中，可以在相同周期中传输原子AB。为了在传输中重新获得正确位置，原子AB可以从临时寄存器T0恢复。类似地，在传输原子AG之后，也可以在传输中的正确位置中传输原子AM。在传输AM之前，可以从临时存储器T1接收原子AH。
参照图15，示出了示出为8字节原子读取奇数(原子数量)宽度请求的另一实例的示图。对于根据本发明的CODEC存储器，可以通过DDR-2DRAM产生8字节原子。DDR-2DRAM可以传输8字节的原子作为四个字。每个字包括两字节。可以在一个时钟周期中传输第一个两字节，可以在第二时钟周期中传输最后两字节。
流水线阶段P1和流水线阶段P2每个可以容纳8字节原子。临时寄存器T1和临时寄存器T2每个可以容纳8字节原子。仅隔一个时钟周期测定临时寄存器T1和临时寄存器T2的时间。进入桶状移位器的值直接来自于左DRAM或右DRAM(例如，不是二者的混合)。通常，结合图13，注意到当没有标记的奇数原子时，可以从流水线阶段P2取得数据。当具有一个标记的奇数原子时，可以从流水线阶段P1和流水线阶段P2轮流取得数据。
本发明允许将组和列地址提供到彼此独立的左DRAM和右DRAM。
通过将组和列地址提供到独立的左和右DRAM，可以简化可以从水平尺寸和垂直尺寸两者中的存器读取的区域对准的限制。
本发明可以开始于偶数或奇数原子以及在水平方向将原子与紧靠该原子右侧的原子配对。这种配置可以简化沿扫描线按顺序从左向右地处理以读取连续的对。在请求的带的右手侧，可以具有不能与紧靠其右侧定位的相邻原子配对的额外原子。如果每行中将访问的原子的数量是奇数，则可以发生这种情况。
对于在相应的共同未决申请(10/306,749和10/306,751)中所公开的地址限制，由于在每个各自的DRAM中原子彼此共享相同的地址，所以偶数原子仅与位于紧靠该原子右边的原子相配对。如果带开始于奇数原子，则该奇数原子将不被自然配对。需要读取位于该奇数原子垂直下方的原子。如果带具有访问偶数个原子的宽度，但带是对准的以开始于奇数原子，则可以将数据的读取同时应用于带的左边缘和带的右边缘。这种读取需要四个可用的临时寄存器(对于带的左边缘和右边缘中的每个各两个)。这种读取需要的额外的流水线阶段通过从存储器的每次读取均需要附加的延迟支付。
类似地，在垂直方向，本发明可以减少地址限制。这种限制可以包括仅能在宏观原子内进行随机读取。如果带请求对准以使第一行与宏观原子格子不对准，则本发明可以进行一些随机读取。
本发明也提供了与左和右DRAM独立的组地址。这种配置可以允许对左和右DRAM的同时存取以跨越拼块边界。当对于帧存储，一般将四组棋盘用于两个DRAM组时，由于这种跨越不包括水平拼块边界，所以可以忽略拼块边界。拼块边界影响存取时间的确定的情况是有限的，并且导致一直逼近能够达到的最小值的存取时间统计。
如本文所使用的，术语“同时”意欲用于描述事件共享某段公共时间段，但该术语不是为了限制事件必须开始于相同时间点、结束于相同时间点、或具有相同持续时间。
尽管已经具体地示出并参照其优选实施例描述了本发明，但本领域技术人员应当理解，在不背离本发明范围的情况下，可以做出形式和细节上的各种改变。

Claims (22)

1.一种用于读取放置在具有第一存储部和第二存储部的存储器内的多个原子的方法，包括以下步骤：
(A)跨越所述存储器放置所述多个原子；
(B)限定跨越部分所述多个原子的一条带；
(C)在所述带内指定第一原子；
(D)定位与所述第一原子配对的一个或多个第二原子；
(E)确定是否所述一个或多个第二原子与所述第一原子配对时形成合法对；以及
(F)从所述第一存储部和所述第二存储部读取所述合法对。
2.根据权利要求1所述的方法，其中，步骤(A)进一步包括以下步骤：
将所述多个原子放置到所述第一存储部和所述第二存储部内。
3.根据权利要求1所述的方法，其中，所述第一存储部包括第一动态随机存取存储器，所述第二存储部包括第二动态随机存取存储器。
4.根据权利要求1所述的方法，其中，步骤(C)进一步包括以下步骤：
指定位于所述带内的左上部的原子作为所述第一原子。
5.根据权利要求1所述的方法，其中，步骤(D)进一步包括以下步骤：
指定紧靠所述第一原子的右侧的原子也作为所述一个或多个第二原子。
6.根据权利要求5所述的方法，进一步包括以下步骤：
指定紧靠所述第一原子下方的原子也包括在所述一个或多个第二原子内。
7.根据权利要求6所述的方法，进一步包括以下步骤：
对于帧存取，指定所述带内在所述第一原子正下方两条扫描线以下的一个原子也包括在所述一个或多个第二原子中。
8.根据权利要求6所述的方法，进一步包括以下步骤：
对于场存取，指定所述带内在所述第一原子正下方两条扫描线以下的一个原子也包括在所述一个或多个第二原子中。
9.根据权利要求1所述的方法，其中，步骤(E)进一步包括以下步骤：
当所述第一原子放置于左动态随机存取存储器内并且所述第二原子放置于右动态随机存取存储器内时，确定所述第二原子形成所述合法对。
10.根据权利要求1所述的方法，其中，步骤(E)进一步包括以下步骤：
当所述第一原子和所述第二原子之间形成的对不越过水平拼块边界时，确定所述第二原子与所述第一原子形成所述合法对。
11.根据权利要求1所述的方法，其中，步骤(E)进一步包括以下步骤：
在没有从所述存储器中读取所述第一原子和所述第二原子时，确定所述第二原子与所述第一原子形成所述合法对。
12.根据权利要求1所述的方法，进一步包括以下步骤：
为所述第一存储部和所述第二存储部提供组和列地址。
13.根据权利要求1所述的方法，其中，步骤(B)进一步包括以下步骤：
限定所述带跨越偶数或奇数个所述原子。
14.根据权利要求1所述的方法，其中，所述原子包括数据的最小可寻址单位。
15.根据权利要求1所述的方法，其中，步骤(F)进一步包括以下步骤：
以光栅扫描次序从所述第一存储器和所述第二存储器中读取所述合法对。
16.根据权利要求3所述的方法，进一步包括以下步骤：
为所述第一动态随机存取存储器和所述第二动态随机存取存储器提供组和列地址，其中，所述第一动态随机存取存储器独立于所述第二动态随机存取存储器寻址。
17.根据权利要求1所述的方法，其中，步骤(F)进一步包括以下步骤：
将一个或多个合法对传输到桶式移位器内。
18.根据权利要求17所述的方法，进一步包括以下步骤：
以光栅扫描次序将所述一个或多个合法对传输到桶式移位器内。
19.根据权利要求1所述的方法，其中，步骤(D)进一步包括以下步骤：
在执行步骤(D)之前将所述第二原子存储在所述第二原子的临时寄存器中，所述第二原子是不按次序而读取的。
20.一种设备，包括：
用于跨越存储器放置多个原子的装置；
用于限定跨越部分所述多个原子的一条带的装置；
用于在所述带中指定第一原子的装置；
用于定位与所述第一原子配对的一个或多个第二原子的装置；
用于确定是否所述一个或多个第二原子与所述第一原子配对时形成合法对的装置；以及
用于从具有第一存储部和第二存储部的所述存储器中读取所述合法对的装置。
21.一种设备，包括：
编码器/解码器电路，配置为响应未压缩视频信号，提供多个经压缩的数据信号和多个地址信号；
存储器，(i)划分为第一部分和第二部分，以及(ii)配置为存储所述多个经压缩的数据信号；以及
控制器，(i)位于所述编码器/解码器内，以及(ii)配置为生成所述多个地址信号以使将所述多个经压缩的数据信号根据协议存储在所述存储器的所述第一部分和第二部分内，这相当大地减少了所述存储器的所述第一部分和第二部分之间的地址载荷。
22.根据权利要求21所述的设备，其中，所述多个地址信号中的一个配置为控制所述存储器的所述第一部分，以及所述多个地址信号中的另一个配置为控制所述存储器的所述第二部分。
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