KR890002583B1

KR890002583B1 - 모니터 재생중 컴퓨터로 억세스 가능한 메모리 구성회로

Info

Publication number: KR890002583B1
Application number: KR1019860008330A
Authority: KR
Inventors: 송동일; 박규태; 강문규; 남병덕; 김상인; 전중남
Original assignee: 삼성전자 주식회사; 한형수
Priority date: 1986-10-04
Filing date: 1986-10-04
Publication date: 1989-07-19
Also published as: KR880005616A

Abstract

내용 없음.

Description

모니터 재생중 컴퓨터로 억세스 가능한 메모리 구성회로

제 1 도는 영상취득 장치의 전체 블럭도.

제 2 도는 본 발명에 따른 회로도.

제 3 도는 본 발명에 따른 제 2 도의 동작파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 카메라 2 : 마이콤

3 : 모니터 4 : 영상취득장치

5 : 버퍼메모리 6 : D/A 변환기

7 : 제어부 SFT₁-SFT₂: 제1,2변환부

LCH : 래치부 DRAM₀-DRAM₇: 버퍼메모리부

CNTL : 제어회로 SEL : 선택부

본 발명은 고해상도 영상취득장치에서 메모리 구성에 관한 것으로, 특히 저속의 DRAM(Dynamic Random Access Memory)를 이용하여 고속으로 샘플된 데이타를 기록할 뿐만아니라 버퍼메모리의 데이타를 모니터(Monitor)에 출력시에도 컴퓨터가 메모리를 항상 억세스 할 수 있도록한 메모리 구성회로에 관한 것이다.

일반적으로 물체의 인식 및 로보트시각등에서 정밀한 영상처리를 수행하기 위해서는 고해상도의 영상처리가 요구된다.

곧 CCTV 또는 CCD(Charge Coupled Device)카메라등의 NTSC영상신호를 디지트화(Digitizer)하여 한 화면을 512×512화소로 고해상도 디지탈 영상데이타를 얻고자할때 한 수평영상신호중 유효 영상신호를 100ns로 샘플링하여 두필드의 데이타를 조합하여야 했었다.

그런데 일반적인 DRAM의 경우 억세스타임이 150-200ns가 되므로 샘플링 주기보다 크다. 그러므로 데이타를 직접메모리에 기입/독출(Read/Write)할 수 없어서 영상처리에서 제대로 사용하지 못했으며 그리고 영상처리장치는 메모리속에 입력된 영상데이타를 컴퓨터로 처리하고 또한 입력된 영상데이타를 컴퓨터로 처리하고 또한 입력된 데이타나 처리된 데이타를 컴퓨터 제어에 의해 모니터로 출력하고 판단할 수 있는 것이 일반적인 방법을 되어있었다.

그러나 종래에는 메모리장치를 고가의 고속 SRAM(Static Random Access Memory)을 사용하였거나 샘플링된 데이타를 소정영역에 일단 모아두웠다가 사용하는 방식으로 데이타처리 기록 및 처리속도를 해결하였으나 데이타를 모니터에 출력하면서 컴퓨터는 영상데이타가 기록된 메모리를 억세스하기 위해서는 별도의 메모리를 이용해야 했었으므로 전체 메모리가 방대해지는 결점과 영상출력신호의 블랭킹신호를 이용하는데서 데이타 억세스 효율이 떨어지는 문제점이 있었다.

따라서 본 발명의 목적은 저속의 DRAM을 이용하여 고속으로 샘플된 데이타를 기록할 뿐만아니라 시분할 방법을 사용하여 버퍼메모리의 내용을 모니터에 출력할시 항상 컴퓨터가 버퍼메모리의 내용을 억세스 할 수 있는 회로를 제공함에 있다.

본 발명의 다른 목적은 실시간(Real Time)으로 버퍼메모리 데이타를 억세스하므로 컴퓨터이용 효율을 향상시킬 수 있으며 항상 모니터가 억세스되므로 DRAM의 리플레쉬 기능을 쉽게 해결할 수 있는 회로를 제공함에 있다.

따라서 본 발명의 목적을 수행하기 위해 직·병렬 데이타 영상데이타를 입력하여 병렬로 출력하는 제 1 변환부와, 상기 제 1 변환부의 출력을 래치하는 래치부와, 상기 래치부에서 출력된 영상데이타의 소정비트의 일부를 모아 저장하기 위한 버퍼메모리와, 상기 버퍼메모리부의 저장데이타를 직렬로 출력하는 제 2 변환부와, 상기 각부의 기능에 따라 시분할 방법으로 처리할 수 있도록 제어신호를 공급하기 위한 제어회로와, 마이콤에서 상기 버퍼메모리부를 억세스하기위한 제어선택신호를 출력하는 선택부로 구성함을 특징으로 한다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제 1 도는 영상취득장치의 전체의 블럭도로 빗금친 부분이 영상취득장치(4)이고 입력장치로 CCTV 또는 CCD(Charge Coupled Device) 카메라(1)와 마이콤(2)이 구성되고 출력장치로 모니터(3)가 구성된다.

따라서 마이콤(2)과, 영상취득장치(4)는 프로그램된 (I/O)방식으로 연결되어 있으며 제어부(7)의 제어에 따라 버퍼메모리(5)의 영상데이타는 D/A변환기(6)에서 변환되어 다시 비디오 신호로 재생하여 영상을 모니터(3)로 통해 관찰할 수 있다.

제 2 도는 본 발명에 따른 회로도로서 제 1 도의 영상취득장치(4)내의 제어부(7)와 버퍼메모리(5)에 대응되는 것으로 직렬입력라인(100)을 통해 CCTV나 CCD카메라를 통한 신호가 디지탈로 변환되어 직렬 입력되어 제어에 따라 쉬프트되어 병렬로 출력되며 또한 마이콤(Micom)으로부터 처리된 데이타가 병렬입력되어 제거에 따라 병렬로 출력되는 제 1 변환부(SFT₁)와, 상기 제 1 변환부(SFT₁)의 출력을 래치하는 래치부(LCH)와, 상기 래치부(LCH)의 영상사이타의 소정비트의 일부를 모아 저장하기 위한 버퍼메모리부(DRAM₀-DRAM₇)와, 상기 제 1 변환부(SFT₁), 래치부(LCH), 버퍼메모리부(DRAM₀-DRAM₇)의 출력을 시분할 방법으로 처리할 수 있도록 제어하는 제어회로(CNTL)와, 마이콤(Micom)에서 버퍼메모리부(DRAM₀-DRAM₇)를 억세스 하도록 선택 및 제어신호를 출력하는 선택부(SEL)와, 상기 제어회로(CNTL)와 선택부(SEL)의 제어에 따라 버퍼메모리부(DRAM₀-DRAM₇)의 저장데이타를 받아 쉬프트하여 직렬로 라인(800)을 통해 모니터로 출력하는 제 2 변환부(SFT₂)로 구성된다.

제 3 도는 본 발명에 따른 제 2 도의 동작파형도로 (a)는 제 1 도의 비디오 동기분리부(9)의 출력 수평동기신호이고, (b)는 디지탈로 변환된 데이타 파형이며, (C)는 제 2 도의 제 1 변환부(SFT₁)의 쉬프트 클럭이고, (d)는 제 2 도의 래치(LCH)의 전송(Load)신호이며, (e)는 래치(LCH)출력데이타 파형이고, (f)는 버퍼메모리의 RAS(Row Address Strobe)신호이며, (g)는 버퍼메모리의 CAS(Column Address Strobe)신호이고, (h)는 RAS와 CAS의 실렉터 신호이며, (i)는 기입/독출 모드선택신호이다.

따라서 본 발명의 구체적 일실시예를 상술한 구성과 파형에 의거하여 상세히 기술하면 저속의 DRAM를 이용하여 고속으로 샘플된 데이타를 기록하기 위해 샘플링 주기를 100ns로 할때 8개의 데이타가 모이는 시간은 800ns가 된다.

즉 데이타 처리시간은 800ns인데 보통 DRAM의 경우 400ns정도이면 데이타 억세스 타임이 충분하므로 이 시간의 반은 A/D 변환 또는 마이콤의 메모리 억세스 시간으로 사용하고, 이후의 반, 즉 400ns은 D/A변환시 사용하여 실시간(Real Time)으로 데이타를 버퍼메모리에 기록/재생하고자 하는 것이 본 발명이다.

먼저 라인(100)을 통해 A/D변환된 디지탈 영상데이타(b)가 직렬로 변환되어 입력되면 제어회로(CNTL)의 출력라인(200)으로 출력된 쉬프트 클럭신호(C)에 따라 쉬프트되고 쉬프트된 데이타가 출력된다.

이때 제어회로(CNTL)의 출력라인(300)의 래치전송 제어신호(d)에 의해 래치부(LCH)에 래치되어 제 3 도 (e)의 데이타 파형과 같이 출력된다.

여기서 버퍼메모리부(DRAM₀-DRAM₇)의 어드레스(A₀-A₇)가 8개 있을 경우 RAS와 CAS의 제어신호에 의해 버퍼메모리부(DRAM₀-DRAM₇)에 데이타를 기입하는데 이때 제어회로(CNTL)에서 기입신호는 (i)파형의 "로우"일때가 된다.

한편 RAS와 CAS제어신호는 제 3 도 (f)와 (g)파형이며, (h)는 상기 (f)와 (g)의 실렉터 신호이다. 따라서 상기 8개 데이타는 다음 데이타가 제 1 변환부(SFT₁)을 통해 쉬프트되는 동안 버퍼메모리부(DRAM₀-DRAM₇)에 기록되며 그시간은 400ns가 소요된다.

그리고 나머지 400ns동안 이미 저장된 버퍼메모리부(DRAM₀-DRAM₇)의 데이타가 제 3 도의 (h)파형에서 (i)의 파형이 "하이"상태가 제어회로(CNTL)의 기입/독출제어단(500)으로 출력되므로 제 2 변환부(SFT₂)에 병렬로 제어회로(CNTL)의 제어에 따라 입력되어 직렬로 라인(800)을 통해 출력되어 D/A변환기에서 변환되어 모니터로 디스플레이 된다.

즉 버퍼메모리부(DRAM₀-DRAM₇)는 모니터됨으로 DRAM의 리플레쉬(Refresh)문제가 해결된다. A/D변환이 종료된후부터는 A/D 변환시 사용될 기간을 마이콤(Micom)에 의해 버퍼메모리부(DRAM₀-DRAM₇)의 억세스가 가능한데 마이콤(Micom)에서 데이타를 버퍼메모리부(DRAM₀-DRAM₇)에 기입할때 데이타의 한비트를 라인(700)을 통해 제 1 변환기(SFT₁)에 병렬로 입력하여 래치부(LCH)를 통해 출력되도록 제어회로(CNTL)에서 제어하며 래치부(LCH)에서 출력된 데이타가 버퍼메모리부(DRAM₀-DRAM₇)에 기입될때 마이콤(Micom)에서 출력되는 어드레스의 선택신호(A₀, A₁, A₂)에 따라 선택부(SEL)에서 버퍼메모리부(DRAM₀-DRAM₇)의 하나를 선택하여 선택된 번지에 데이타를 기록한다.

그리고 버퍼메모리부(DRAM₀-DRAM₇)에서 마이콤(Micom)으로 데이타를 독출할시는 선택부(SEL)에서 선택된 버퍼메모리부(DRAM₀-DRAM₇)의 데이타가 마이콤(Micom)데이타 비트라인(BL)을 통해 입력된다.

여기서 데이타 비트라인(BL)은 양방향 데이타버스(BUS)이고 마이콤(Micom)에 의해 버퍼메모리부(DRAM₀-DRAM₇)를 억세스하는 기간이외의 400ns동안은 데이타가 재생되어 모니터에 디스플레이 된다.

상술한 바와같이 저속 메모리버퍼에 고속으로 샘플된 데이타를 저장할 수 있을 뿐만아니라 시분할(Time Share)방법을 사용하여 버퍼메모리의 내용을 모니터에 출력할때도 마이콤이 리얼타임으로 버퍼메모리의 내용을 억세스할 수 있는 장점과 버퍼메모리의 내용을 항상 모니터함으로써 별도의 DRAM리플레쉬회로가 제거되는 이점이 있다.

Claims

디지탈 신호로 변환한 영상신호를 직렬 또는 병렬로 입력하여 제어에 따라 쉬프트하여 병렬로 얻어내는제 1 변환부(SFT₁)와, 상기 제 1 변환부(SFT₁)의 병렬데이타를 일시 래치하는 래치부(LCH)와, 영상처리를 위한 마이콤(Micom)을 구비한 영상처리장치의 메모리 구성에 있어서, 상기 래치한 고속 샘플링 영상데이타의 소정비트의 일부를 모아 저장하기 위한 버퍼메모리부(DRAM₀-DRAM₇)와, 상기 제 1 변환부(SFT₁)와 래치부(LCH)를 제어하여 소정비트 데이타 처리시간의 반을 A/D변환 또는 상기 버퍼메모리부(DRAM₀-DRAM₇)의 억세스 시간으로 사용하고 나머지 반은 D/A변환시 사용할 수 있도록 시분할 방법으로 실시간 처리를 제어하는 제어회로(CNTL)와, 상기 마이콤(Micom)에서 버퍼메모리부(DRAM₀-DRAM₇)를 억세스 할 수 있도록 선택 및 제어신호를 출력하는 선택부(SEL)와, 상기 제어선택신호에 따라 버퍼메모리부(DRAM₀-DRAM₇)의 저장데이타를 쉬프트하여 직렬로 출력하여 모니터에서 디스플레이 하도록하는 제 2 변환부(SFT₂)를 구성함을 특징으로 하는 모니터 재생중 컴퓨터로 억세스 가능한 메모리 구성회로.