CN101872775B

CN101872775B - 用于减少串扰的多层图像传感器像素结构

Info

Publication number: CN101872775B
Application number: CN2010101592465A
Authority: CN
Inventors: 文森特·瓦乃兹艾; 阿施施·沙哈; 杨荣生; 毛杜立; 钱胤; 戴幸志; 霍华德·E·罗兹
Original assignee: Omnivision Technologies Inc
Current assignee: Omnivision Technologies Inc
Priority date: 2009-04-24
Filing date: 2010-04-26
Publication date: 2012-11-28
Anticipated expiration: 2030-04-26
Also published as: EP2244296A3; US8330195B2; TW201101474A; EP2244296A2; US20110085067A1; CN101872775A; EP2244296B1; TWI416717B; US20100271524A1; US7875918B2

Abstract

本发明公开了用于减少串扰的多层图像传感器像素结构。图像传感器像素包括衬底、第一外延层、收集器层、第二外延层和光收集区域。衬底被掺杂为具有第一导电类型。第一外延层被布置在衬底之上并且被掺杂为也具有第一导电类型。收集器层被选择性地布置在第一外延层的至少一部分上并且被掺杂为具有第二导电类型。第二外延层被布置在收集器层上并且被掺杂为具有第一导电类型。光收集区域收集光生电荷载流子并被布置在第二外延层内。光收集区域也被掺杂为具有第二导电类型。

Description

用于减少串扰的多层图像传感器像素结构

技术领域

本发明涉及用于减少串扰的多层图像传感器像素结构。

背景技术

图像传感器已经变得无处不在。它们被广泛地用在数字静止相机、蜂窝电话、安全相机中，以及医疗、汽车和其它应用中。用来制造图像传感器尤其是互补金属氧化物半导体(“CMOS”)图像传感器(“CIS”)的技术已持续大步发展。例如，对更高分辨率和更低功耗的需求促使对这些图像传感器进行进一步的小型化和集成。

图1图示出了传统的正面被照射的CIS像素100。CIS像素100的正面是其上布置有像素电路130并且之上形成有用于重新分布信号的金属叠层(metal stack)110的P+衬底105侧。以如下方式来形成金属层(例如，金属层M1和M2)的图案：创建可以使入射在CIS像素100正面上的光(用虚线箭头指示)到达光敏或光电二极管(“PD”)区域115的光通道。为了实现彩色CIS，CIS像素100的正面还包括布置在微透镜125之下的色彩过滤器层120。微透镜125帮助将光集中到PD区域115上。

CIS像素100包括P型掺杂阱内与PD区域115相邻布置的像素电路130(用虚线框表示)。像素电路130提供用于CIS像素100的常规操作的各种功能。例如，像素电路130可以包括用于开始获取PD区域115内的图像电荷、用于对PD区域115内所累积的图像电荷进行复位以使CIS像素100为下一图像准备好或者用于将由CIS像素100获取的图像数据传送出去的电路。

图2图示出了在布置在P+衬底105之上的P-外延(“epi”)层140内形成并由浅槽隔离区域(STI)分开的两个相邻CIS像素100的一部分的细节。当光生电荷载流子(photo-generated charge carrier)形成在CIS像素内的浅处时(例如，第一电荷载流子150)，由于PD与周围外延层之间的P-N结或者耗尽区域，该电荷载流子受到朝向PD区域115的强烈向上吸引力(由箭头200示出)。当光生电荷载流子形成在CIS像素内的较深处时(例如，第二电荷载流子155)，由于P-外延层140与P+衬底150之间的结处出现掺杂梯度，该电荷载流子最初受到较弱的向上的排斥力。

串扰是图像传感器中的严重问题。通常存在三种成分的串扰：a)电串扰，b)光串扰，以及c)频谱串扰。电串扰是当在图像传感器的一个像素中生成的电荷载流子被图像传感器的相邻像素收集时产生的。光串扰可能是由于离开金属线以及在金属叠层110内的介电层之间的接口处的光衍射和/或散射引起的。频谱串扰是由于色彩过滤器120对其目标通带外的波长的有限(非零)透射率(例如绿色和蓝色波长通过红色过滤器的有限透射率)引起的。

一种形式的电串扰是在半导体外延层的深处产生的光生电荷载流子(例如，第二电荷载流子155)的横向漂移。随着这些光生电荷载流子的上升，它们可以横向地漂移并且最终被收集在相邻像素的PD区域中。发晕(blooming)是另一形式的电串扰，其特征在于当电荷载流子充满PD区域或者电荷载流子使PD区域饱和时电荷载流子横向扩散。在高亮环境中，发晕是最常经历的。在饱和的PD区域115附近生成的光载流子将不被收集，因此保持自由从而横向地扩散到相邻像素。发晕导致静止图像中的边缘模糊以及运动图像中的拖尾(streaking)。两种形式的电串扰都是由于在一个像素中生成的电荷载流子被相邻像素收集。

发明内容

在一个实施例中，通过将在光电二极管区域之下布置收集器层(collector layer)来相对于传统的图像传感器像素减少图像传感器像素之间的电串扰，收集器层用于防止在光电二极管区域内的深处形成的载流子被收集在相邻的光电二极管区域中。在适当的偏置条件下，电场被建立，通过该电场使光生载流子从光电二极管区域内的深处位置被扫除并被光电二极管区域下的收集器层收集，以便防止它们被相邻光电二极管收集。

在另一实施例中，通过布置至少部分地覆盖收集器层的势垒层(barrier layer)来相对于传统图像传感器像素减少图像传感器像素之间的电串扰，势垒层用来防止在光电二极管区域的深处形成的载流子被收集在相邻的光电二极管区域中。在某些偏置条件下，电场被建立，通过该电场使光生载流子从光电二极管区域内的深处位置被扫除并被光电二极管区域下的收集器层收集，以便防止它们被相邻的光电二极管收集。另外，在势垒层与光电二极管区域之间创建了电场，该电场提供了在光电二极管区域内对在光电二极管区域内的适度深处生成的载流子的更多收集。

附图说明

将参考附图描述示例性实施例，其中，在各个视图中，除非以其他方式指出，否则相似的标号指相似的部分。

图1是传统的正面被照射的CMOS图像传感器像素的剖视图。

图2是说明电串扰机制的两个相邻CMOS图像传感器像素的剖视图。

图3是根据实施例的具有减少电串扰的结构的两个相邻CMOS图像传感器像素的剖视图。

图4是根据实施例的具有减少电串扰的结构的两个相邻CMOS图像传感器像素的剖视图。

图5是根据实施例的具有减少电串扰的结构的两个相邻图像传感器像素的剖视图。

图6是根据实施例的具有减少电串扰的结构的两个相邻图像传感器像素的剖视图。

图7是根据实施例的具有减少电串扰的结构的两个相邻图像传感器像素的剖视图。

图8是图示出根据实施例的传感器的功能框图。

图9是图示出根据实施例的图像传感器阵列内的两个图像传感器像素的样本像素电路的电路图。

图10是图示出根据实施例的减少了电串扰的成像系统的框图。

具体实施方式

这里描述改善了电串扰特性的像素、图像传感器、成像系统以及制造像素、图像传感器和成像系统的方法的实施例。在下面的描述中，阐述了许多具体细节以提供对实施例的透彻理解。然而，相关领域的技术人员将认识到，也可以不用这些具体细节中的一个或多个，或者利用其它方法、组件、材料等来实施这里所述的技术。在其它实例中，不详细示出或描述公知的结构、材料或操作以避免模糊某些方面。例如，虽然未示出，但是应当理解，图像传感器像素(附图中的标号300、400、500、600和700)可以包括被布置在正面上的多个材料层(例如图1所示的那些材料层，如像素电路130、介电层、金属叠层110、色彩过滤器120、微透镜125等)，以及用于制造CIS像素的其它传统层(例如，抗反射膜等)。此外，这里说明的图像传感器像素的所示剖视图未示出与每个像素相关联的像素电路。然而，应当理解，每个像素可以包括耦合到其收集区域的像素电路(例如，如图9所示的)，以用于执行各种功能，如开始图像获取、对累积的图像电荷进行复位、传送出所获取的图像数据等等。

在整个本说明书中对“一个实施例”或“实施例”的提及是指结合该实施例描述的特定特征、结构或特性包括在至少一个实施例中。因此，在整个本说明书中各个地方出现的短语“在一个实施例中”或“在实施例中”不必都指同一实施例。此外，在一个或多个实施例中，可以以任何合适的方式组合特定特征、结构或特性。

再次参考附图，图3是根据实施例的具有减少电串扰的多层结构的两个相邻CIS像素300A和300B(总地称为像素300)的剖视图。所示出的像素300的实施例包括衬底305、梯度结(gradient junction)307、外延(“epi”)层315、收集区域320以及偏置电路325。像素300A和300B的收集区域320通过浅槽隔离(“STI”)360和杂质阱(dopant well)330被彼此隔离。在所示实施例中，钉扎层(pinning layer)335(例如，P型钉扎)覆盖收集区域320以使其表面钝化。

在图3所示的实施例中，衬底305是高度掺杂了N型杂质(例如，砷；磷)的硅衬底，而外延层315是轻度掺杂了P型杂质(例如，硼)的硅层。收集区域320表示掺杂了与衬底305相同导电类型杂质的光敏区域(例如，光电二极管)。杂质阱330是用于隔离相邻收集区域320并且防止STI 360与收集区域320之间的直接面接触的P阱。然而，应当理解，所有元件的导电类型可以被交换，从而使得衬底305是P+掺杂的，外延层315是N-掺杂的，收集区域320是P+掺杂的，并且杂质阱330是N掺杂的。

在一个实施例中，通过在N型衬底之上布置P-外延层来相对于传统CIS像素减少图像传感器像素之间的电串扰。N型衬底可以包括掺杂了高浓度砷或磷的硅晶片(也称为N+衬底)。传统CIS像素通常使用布置在P+衬底上的P型外延层(例如，P-外延层315)。当使用N+衬底时，可以通过将P型外延层生长在N+衬底上来制造P型外延层315。在P-外延层315与N+衬底305之间的界面处形成的电场340(用箭头表示)对于在N+衬底305中形成的光生电荷载流子(例如，光电子)而言用作势垒。这种势垒降低了在CIS像素结构的深处形成的电荷载流子可能扩散到相邻收集区域320的概率。类似地，这种结构减少了发晕。如果收集区域320被充满，则未被收集的电子被电场340牵引到N+衬底305中，而不会在杂质阱330周围向下扩散并扩散到相邻收集区域320中。

P-外延层315与N+衬底305之间的结不是无限突变的。N+衬底通常被重掺杂了As或P。在通常在高温度(＞800℃)下完成的外延生长期间，N型杂质可能扩散到P-外延层315中。另外，与CIS制造相关联的热处理增加了N型杂质向外延层315的扩散。因此，衬底305与外延层315之间的结被分级(如梯度结307所示)。电场340以及因此被生成来减少串扰和发晕的场势垒取决于扩散梯度曲线(diffusion gradient profile)。因此，扩散之后的外延层315的最终厚度取决于扩散梯度曲线。由于收集区域320被布置在外延层315内，因此光收集效率以及横向电荷载流子扩散和发晕的程度将随着CIS工艺热预算和外延层生长工艺而变化。

在操作期间，在外延层315内的浅处生成的光生电荷载流子由收集区域320与外延层315之间的P-N结处的耗尽区域所生成的电场收集。相比而言，在外延层315内的深处生成的光生电荷载流子在统计上具有更大的机会被电场340牵引到衬底305中，在衬底305中，它们重新结合而不会引起串扰。类似地，在衬底305内的更深处生成的光生电荷载流子被由电场340生成的势垒禁止向上扩散到相邻收集区域320。最后，在一个实施例中，可以通过偏置电路325来相对于外延层315和收集区域320正向偏置衬底305。偏置的存在用来进一步阻止光电子跨越电场340的势垒。应当理解，在衬底305为P+衬底并且外延层315为N-外延层的实施例中，偏置电路325将用于相对于外延层315来反向偏置衬底305。

图4是根据实施例的具有减少电串扰的多层结构的两个相邻CIS像素400A和400B(总称为像素400)的剖视图。除了下面的之外，像素400与像素300类似。像素400包括与衬底405具有相同导电类型掺杂、但浓度较小的附加缓冲层410。由于N型杂质浓度界面不是无限突变的，因此梯度结407表示从N+衬底405到N-缓冲层410的分级杂质曲线。在一个实施例中，像素400还可以包括相对于收集区域420和外延层415来偏置衬底405(例如，对于N型衬底和收集区域是正向偏置，或者对于P型衬底和收集区域是反向偏置)的偏置电路425。

在N-缓冲层410与P-外延层415的界面处形成的耗尽区域生成了电场414，电场414将深处的光电子牵引到缓冲层410，在缓冲层410中，它们可以重新结合。另外，在梯度结407处生成杂质梯度场416，其也将缓冲层410中生成的光电子拉到衬底405中或者阻止在衬底405中生成的光电子的扩散(迁移到缓冲层410中以及从其迁移到外延层415中)。

与外延层415类似，缓冲层410是在衬底405之上生长的外延层并且提供双重目的。首先，缓冲层410诱捕深处的或过剩的光电子，从而减少串扰和发晕。其次，缓冲层410用作N型扩散缓冲器，用于在外延生长周期以及其它高温CIS工艺期间防止衬底405的高浓度N型杂质扩散到P型外延层415中。缓冲层410中的杂质浓度显著低于衬底405，从而使得极少的N型杂质扩散到P型外延层415中。因此，缓冲层410可以增加制造期间像素400的热预算。缓冲层410向在N+衬底上制造的器件增加了工艺裕度(process margin)，这使得工艺开发和工艺转移变得容易。另外，这种多层结构更少地依赖于特定晶片厂商的生长条件，从而允许有更广的起始材料来源。

缓冲层410的厚度下限是由来自衬底405的预期杂质扩散量决定的。然而，缓冲层410的厚度上限不受制造工艺限制。出现在缓冲层410中的光电子比起跨越电场414的P-N结势垒将更容易扩散到衬底405中。因此，在选择缓冲层410的厚度时可以使用宽的裕度。例如，缓冲层410可以在从大约0.3μm到10μm的范围。结合可选的从偏置电路425施加的偏置、使用附加层来创建针对光生载流子的扩散的附加势垒，可以进一步有利于减少图像传感器像素之间的电串扰。这里将在下面的实施例中描述对这种附加层的使用。

图5是根据实施例的具有减少电串扰的多层结构的两个相邻图像传感器像素500A和500B(总称为像素500)的剖视图。除了下面的之外，像素500与像素400类似。像素500包括布置在外延层515与缓冲层510之间的势垒层512。势垒层512具有与外延层515相同的导电类型(例如，P型)，但是具有比外延层515大的杂质浓度。在替代实施例中，像素500包括势垒层512但缺少缓冲层510。这种实施例的制造可能具有较低的复杂度但是也可能具有降低的性能。

势垒层512提供至少两个目的。在光电二极管侧，势垒层512创建了电场513，电场513向上朝收集区域520驱动出现在外延层515中的光电子。在衬底侧，在势垒层512与缓冲层510的界面处形成的耗尽区域创建了电场514，电场514将深处的光生载流子牵引到缓冲层中，在缓冲层中，它们重新结合。电场514也是缓冲层510中的光生载流子扩散到外延层515中所必须克服的势垒。因此，势垒层512阻止深处的光电子迁移到相邻的收集区域520，同时通过向上朝着收集区域520驱动浅处的光电子来促进对它们的收集并且减轻横向漂移。由电场514形成的势垒的大小取决于缓冲层510和势垒层512的杂质浓度。势垒层512可以通过对缓冲层510的离子注入而被掺杂，或者利用受控制的生长条件来外延地生长。在一个实施例中，像素500还可以包括相对于收集区域520和外延层515来偏置衬底505(例如，对于N型衬底和N型收集区域是正向偏置，或者对于P型衬底和P型收集区域是反向偏置)的偏置电路525。

图6是根据实施例的具有减少电串扰的多层结构的两个相邻图像传感器像素600A和600B(总称为像素600)的剖视图。所示出的像素600的实施例包括衬底605、外延(“epi”)层607、收集器层610、势垒层612、外延层615、收集区域620以及偏置电路625。各个像素600的收集区域620通过STI 660和杂质阱630被彼此隔离。在所示实施例中，钉扎层635(例如，P型钉扎)覆盖收集区域620以使其表面钝化。

仍然参考图6所示的实施例，衬底605是被高度掺杂了P型杂质(例如硼)的硅衬底，而外延层607和615是被轻度掺杂了P型杂质(例如硼)的硅层。收集器层610被掺杂了N型杂质。势垒层612被掺杂了P型杂质，但是具有比外延层615大的杂质浓度。收集区域620表示被掺杂了N型杂质的光敏区域(例如光电二极管)。杂质阱630是用于隔离相邻收集区域620并防止STI 660与收集区域620之间的直接面接触的P阱。在一个实施例中，杂质阱630可选地向下延伸以到达势垒层612(图6所示)。通过将杂质阱630电耦合到势垒层612，所形成的或者迁移到杂质阱630中的过剩电荷被静电地运离收集区域620，并被向下牵引到收集器层610中。

应当理解，所有元件的导电类型可以被交换，从而使得衬底605是N+掺杂的，外延层615是N-掺杂的，收集区域620是P掺杂的，杂质阱630是N掺杂的，收集器层610是P掺杂的，并且势垒层612是N掺杂的。在这种情况中，在偏置电路625处的任何所施加偏置电压将具有与图6所示的极性相反的极性。

势垒层612提供至少两个目的。在光电二极管侧，势垒层612生成电场613，电场613向上朝着收集区域620驱动出现在外延层615中的光电子。在衬底侧，在势垒层612与埋入的收集器层610的界面处形成的耗尽区域生成了电场614，电场614将深处的光生载流子牵引到埋入的收集器层，在该收集器层中，它们重新结合。电场614也是收集器层610中的光生载流子扩散到外延层615中所必须克服的势垒。因此，势垒层612阻止深处的光电子迁移到相邻的收集区域620，同时通过朝收集区域520驱动浅处的光电子来促进对它们的收集并且减轻它们的横向迁移。势垒的大小取决于势垒层612的厚度和杂质浓度。势垒层612可以具有大约0.3μm到10μm的厚度并且具有大约2×10¹⁶个原子/cm³到2×10¹⁸个原子/cm³的掺杂浓度。

收集器层610可以具有大约0.3μm到10μm的厚度并且具有大约1×10¹⁶个原子/cm³到1×10¹⁸个原子/cm³的杂质浓度。在一个实施例中，收集器层610的掺杂浓度小于势垒层612的掺杂浓度。当然，像素600还可以包括相对于外延层615来偏置收集器层610(例如，对于N型收集区域是正向偏置或者对于P型收集区域是反向偏置)的偏置电路625。

在图像传感器像素600的操作期间，在外延层615的浅处生成的光生电荷载流子由在收集区域620与外延层615之间形成的P-N结处的耗尽区域生成的电场618收集。相比而言，在外延层615的深处生成的光生电荷载流子可以由电场613向上朝着收集区域620被驱动，或者被电场614牵引到收集器层610，在收集器层610中，它们重新结合而不引起串扰。此外，当收集区域620已达到它们的最大容量时，任何额外的载流子可能克服电场613并被电场614牵引到收集器层610中而不会引起发晕。类似地，在收集器层610、外延层607和衬底605内的更深处生成的光生载流子被由电场614生成的势垒禁止向上扩散到相邻的收集区域620。最后，在一个实施例中，收集器层610可以由偏置电路625相对于外延层615和收集区域620而被正向偏置。偏置的存在用来进一步阻止光电子跨越电场614的势垒。外延层607和615以及衬底605通常可以在电气上被接地，但是取决于应用，其它结构也可以被接地。应当理解，在收集器层610是P+掺杂的并且外延层615是N-外延层的实施例中，偏置电路625将相对于外延层615来反向偏置衬底610。

图7是根据实施例的具有进一步减少电串扰的多层结构的两个相邻图像传感器像素700A和700B(总称为像素700)的剖视图。除了下面的之外，像素700与像素600类似。收集器层710是通过对外延层707的所选区域进行离子注入而形成的，从而在势垒层712与所选位置处的外延层707之间创建电通道(electrical pass-through)702。电通道702是外延层707中未被选择来通过离子注入而变成收集器710的区域。电通道702允许更高效地使电载流子从外延层707流到势垒层712。在势垒层712被掺杂为P型的实施例中，在没有电通道702的情况下，可能不适当地使光子生成的空穴从势垒层712流走。可以按特定图案(例如，在具有一个或多个特定色彩过滤器的像素之下)沿着势垒层712维护电通道702，或者可以在阵列内不那么频繁地并且/或者随机地放置电通道702。电通道702的诸如密度和大小之类的其它设计参数例如取决于势垒层电阻、像素阵列内的相邻像素的数目以及每个收集区域720的大小。

图8是图示出根据实施例的CIS 800的功能框图。所示出的CIS 800的实施例包括具有改善的电串扰特性的像素阵列805、读出电路810、功能逻辑815以及控制电路820。

像素阵列805是图像传感器像素(例如，像素P1、P2…Pn)的二维(“2D”)阵列。在一个实施例中，每个像素表示图3-7所示的像素300、400、500、600或700中的任一者。在一个实施例中，每个像素是CIS像素。在一个实施例中，像素阵列805包括色彩过滤器阵列，其包括红色、绿色和蓝色过滤器的色彩图案(例如，拜尔图案或马赛克)。如图所示，每个像素被排列成行(例如行R1至Ry)和列(例如，列C1至Cx)，以获取人、地点或对象的图像数据，该图像数据随后可以用来呈现人、地点或对象的2D图像。

在每个像素获取了其图像数据或图像电荷之后，图像数据被读出电路810读出并被传送到功能逻辑815。读出电路810可以包括放大电路、模数(“ADC”)转换电路等等。功能逻辑815可以简单地存储图像数据或者甚至通过应用后图像效果(例如，修剪、旋转、去除红眼、调节亮度、调节对比度等等)来操纵图像数据。在一个实施例中，读出电路810可以沿着读出列线(所示出的)一次读出一行图像数据，或者可以利用各种其它技术(未示出)来读出图像数据，例如列/行读出、串行读出、或者同时地全部并行读出所有像素。

控制电路820与像素阵列805相连，以控制像素阵列805的操作特性。例如，控制电路820可以生成用于控制图像获取的快门信号。在一个实施例中，快门信号是全局快门信号，用于同时使得像素阵列805内的所有像素能够在单个获取窗口期间同时捕获它们各自的图像数据。在替代实施例中，快门信号是卷帘式快门信号，由此，每行、每列或每组像素在连续的获取窗口期间被顺序地使能。

图9是图示出根据实施例的像素阵列内的两个四晶体管(“4T”)像素的像素电路900的电路图。像素电路900是用于实现图8的像素阵列805内的每个像素的一种可能的像素电路体系结构。然而，应当理解，这里描述的实施例不限于4T像素体系结构；而是，从本公开中受益的本领域普通技术人员将明白，当前的教导还可应用于3T设计、5T设计以及各种其它像素体系结构。

在图9中，按两行一列来排列像素Pa和Pb。所示出的每个像素电路900的实施例包括光电二极管PD、传输晶体管T1、复位晶体管T2、源极跟随器(“SF”)晶体管T3以及选择晶体管T4。在操作期间，传输晶体管T1接收传送信号TX，其将光电二极管PD中累积的电荷传送到浮动扩散节点FD。在一个实施例中，浮动扩散节点FD可以耦合到用于临时存储图像电荷的存储电容器。

复位晶体管T2被耦合在电源轨VDD与浮动扩散节点FD之间，以在复位信号RST的控制下复位像素(例如，将FD和PD放电或充电到预先设置的电压)。浮动扩散节点FD被耦合来控制SF晶体管T3的栅极。SF晶体管T3被耦合在电源轨VDD与选择晶体管T4之间。SF晶体管T3作为提供与浮动扩散FD的高阻抗连接的源极跟随器来操作。最后，选择晶体管T4在选择信号SEL的控制下，选择性地将像素电路900的输出耦合到读出列线。

在一个实施例中，TX信号、RST信号以及SEL信号由控制电路820生成。在像素阵列805利用全局快门进行操作的实施例中，全局快门信号被耦合到整个像素阵列805中的每个传输晶体管T1的栅极，以同时开始从每个像素的光电二极管PD进行电荷传送。替代地，卷帘式快门信号可以被施加到成组的传输晶体管T1。

图10图示出利用了CMOS图像传感器1100的成像系统1000，CMOS图像传感器1100具有根据这里公开的任一实施例的提供减少的电串扰的图像传感器像素结构。成像系统1000还包括用于引导来自对象的光以被成像到CMOS图像传感器1100上的成像光学器件1200，并且还可以包括用于产生经处理的图像数据以供显示在可选的显示器1400上的信号处理器1300。

包括摘要中描述的内容在内的上面对所示实施例的描述不希望是穷尽性的或者将实施例限制到所公开的具体形式。虽然为了说明的目的在此描述了具体实施例，但是相关领域的技术人员将认识到，可以在范围内作出各种修改。这些修改可以根据上面的详细描述而作出。一些这种修改的示例包括杂质浓度、层厚度等。此外，虽然这里示出的实施例涉及使用正面照射的CMOS传感器，但是将理解，它们也可以应用于使用背面照射的CMOS传感器。

在所附权利要求中使用的术语不应当被解释为将本公开局限于说明书中公开的具体实施例。而是，范围完全由所附权利要求来确定，将根据已确立的权利要求解释的原则来对权利要求进行解释。

Claims

1.一种图像传感器像素，包括：

衬底，被掺杂为具有第一导电类型；

第一外延层，被布置在所述衬底之上，与所述衬底直接接触，并且被掺杂为具有所述第一导电类型；

收集器层，被选择性地布置在所述第一外延层的至少一部分上并且被掺杂为具有第二导电类型，所述第二导电类型与所述第一导电类型相反；

第二外延层，被布置在所述收集器层上并且被掺杂为具有所述第一导电类型；

光收集区域，被布置在所述第二外延层内并用于收集光生电荷载流子，其中，所述光收集区域被掺杂为具有所述第二导电类型，并且所述光收集区域被界定为是仅具有所述第二导电类型的掺杂区域；

势垒层，被布置在所述第二外延层与所述收集器层之间，并被掺杂为具有所述第一导电类型；以及

电通道，所述电通道通过所述收集器层而布置，以将所述势垒层电连接到所述第一外延层，所述电通道被掺杂为具有所述第一导电类型。

2.如权利要求1所述的图像传感器像素，所述势垒层被掺杂为具有比所述第二外延层大的杂质浓度。

3.如权利要求1所述的图像传感器像素，其中，所述收集器层具有大约10¹⁶个原子/cm³到10¹⁷个原子/cm³的杂质浓度。

4.如权利要求1所述的图像传感器像素，其中，所述收集器层约0.3μm到10μm厚。

5.如权利要求1所述的图像传感器像素，其中，所述势垒层具有大约10¹⁷个原子/cm³到10¹⁸个原子/cm³的杂质浓度。

6.如权利要求1所述的图像传感器像素，其中，所述势垒层具有约0.3μm到1.0μm的厚度。

7.如权利要求1所述的图像传感器像素，其中，所述第一导电类型包括P型杂质，所述第二导电类型包括N型杂质。

8.如权利要求1所述的图像传感器像素，其中，所述第一导电类型包括N型杂质，所述第二导电类型包括P型杂质。

9.如权利要求1所述的图像传感器像素，其中，所述势垒层生成电场，所述电场将在所述第二外延层中生成的电荷载流子推向所述光收集区域，同时阻止在所述收集器层或所述衬底中生成的电荷载流子进入所述光收集区域。

10.如权利要求1所述的图像传感器像素，其中，所述图像传感器像素包括正面被照射的互补金属氧化物半导体(“CMOS”)图像传感器。

11.如权利要求10所述的图像传感器像素，其中，所述光收集区域包括光电二极管，所述图像传感器像素还包括：

金属叠层，包括用于通过被介电层分离的CMOS图像传感器的正面来传递信号的金属层；以及

微透镜，被布置在所述金属叠层上。

12.如权利要求1所述的图像传感器像素，还包括偏置电路，该偏置电路被耦合来相对于所述势垒层而偏置所述收集器层。

13.一种操作图像传感器的方法，包括：

响应于入射在所述图像传感器上的光，在布置在第一P型外延层中的收集区域内收集电荷载流子；

在N型收集器层与P型势垒层之间的结处生成第一电场，以将所述P型势垒层内生成的过剩电荷载流子从所述收集区域牵引到所述N型收集器层中，其中，所述N型收集器层和所述P型势垒层被布置在衬底层与所述第一P型外延层之间，并且第二P型外延层布置在所述衬底层与所述N型收集器层之间；

在所述P型势垒层与所述第一P型外延层之间的结处生成第二电场，以将所述第一P型外延层内生成的光电子推向所述收集区域；以及

经由被选择性地通过所述N型收集器层而布置的电通道来将所述第二P型外延层电耦合到所述P型势垒层。

14.如权利要求13所述的方法，其中，所述P型势垒层被电耦合到将相邻收集区域隔离开的P阱，所述方法还包括：

将所述P阱内的过剩电荷载流子经由所述势垒层向下朝所述收集器层进行静电牵引。

15.如权利要求13所述的方法，其中，所述P型势垒层具有比所述第一P型外延层高的P型杂质浓度，其中，所述第二电场包括P型杂质浓度梯度，并且其中，所述第一电场包括由耗尽区域引起的静电场。

16.如权利要求13所述的方法，还包括：相对于所述P型势垒层来正向偏置所述N型收集器层。

17.如权利要求13所述的方法，其中，所述衬底层包括P型衬底。

18.一种成像系统，包括：

成像像素的互补金属氧化物半导体(“CMOS”)阵列，布置在被掺杂为具有第一导电类型的衬底上，其中，每个成像像素包括：

第一外延层，被布置在所述衬底之上并且被掺杂为具有所述第一导电类型；

光收集区域，被布置在所述第二外延层内并用于收集光生电荷载流子，其中，所述光收集区域被掺杂为具有所述第二导电类型；

势垒层，被布置在所述第二外延层与所述收集器层之间，所述势垒层被掺杂为具有所述第一导电类型；以及

杂质阱，用于将所述光收集区域与其它成像像素的相邻光收集区域相隔离，其中，所述杂质阱具有所述第一导电类型；

多个电通道，所述电通道通过所述收集器层而布置，以将所述势垒层电连接到所述第一外延层，所述电通道被掺杂为具有所述第一导电类型；以及

读出电路，被耦合到所述CMOS阵列以从每个成像像素读出图像数据。

19.如权利要求18所述的成像系统，其中，所述势垒层被掺杂为具有比所述第二外延层大的杂质浓度。

20.如权利要求18所述的成像系统，其中，所述第一导电类型包括P型杂质，所述第二导电类型包括N型杂质。

21.如权利要求18所述的成像系统，其中，所述第一导电类型包括N型杂质，所述第二导电类型包括P型杂质。

22.如权利要求19所述的成像系统，所述杂质阱延伸通过所述第二外延层以与所述势垒层进行电接触。

23.如权利要求22所述的成像系统，还包括偏置电路，该偏置电路被耦合来相对于所述势垒层和所述杂质阱而偏置所述收集器层。