CN101819943B - 铜互连层上的熔丝制程方法及其半导体器件 - Google Patents

Abstract

本发明公开了一种在铜互连层上的熔丝制程方法，所述铜互连层包括顶层、中间层和底层铜互连层，关键在于，该方法包括：在顶层铜互连层上沉积钝化层；图案化该钝化层，刻蚀至暴露出顶层互连层中的铜互连线；在图案化的钝化层表面及顶层铜互连层的互连线表面沉积金属铝层，并图案化该金属铝层，形成与顶层铜互连层的互连线相连接的铝衬垫；在图案化的钝化层上定义熔孔的位置，刻蚀形成熔孔；在铝衬垫表面、图案化的钝化层表面及熔孔底面沉积聚酰亚胺膜；去除铝衬垫表面及熔孔底面的聚酰亚胺膜。本发明还公开了一种半导体器件。采用该方法能够简化工艺制程，采用该半导体器件可以提高器件的电学性能和运行速度。

Description

铜互连层上的熔丝制程方法及其半导体器件

技术领域

本发明涉及半导体制造技术领域，特别涉及一种铜互连层上的熔丝制作方法及其半导体器件。

背景技术

伴随着半导体器件的最小化和高度集成，已经开始进行内部互连的尺度缩小和实现多层内部互连。在互连工艺中，在金属间介质层(IntermetalDielectric，IMD)中形成用于互连图形的沟槽，沟槽的内部用互连材料掩埋，然后去掉沟槽内部以外的互连材料，只在沟槽内部留下互连材料。这样，就形成了将其掩埋在IMD中的互连线。铜越来越多地用作互连材料，这是由于铜可以比采用铝得到更低的电阻。铜互连材料具有低电阻和高可靠性，因此作为下一代互连材料是很具有吸引力的。

现有技术中，铜互连层可以为三层，包括顶层、中间层及底层铜互连层，在实际工艺制作中，可根据不同需要设置多层铜互连层。如果是在多层铜互连层的情况下，可以按要求复制多层中间层铜互连层，有时也会按需要复制两层顶层铜互连层。每层铜互连层都包括金属间介质层和掩埋在金属间介质层中的铜互连线。金属间介质层包括刻蚀终止层和沉积于刻蚀终止层上的氧化硅层。刻蚀终止层一般为氮化硅膜或者碳化硅膜。刻蚀终止指当刻蚀进行到某下层材料时，其选择率很高，以至于在本质上刻蚀已经终止。现有技术中，通常在顶层铜互连层中的氧化硅层上也沉积一层氮化硅刻蚀终止层，即顶层铜互连层包括分别位于金属间介质层上下的两层刻蚀终止层。

采用铜互连工艺之后，要在互连工艺之后进行对晶圆良率的修复制作，即熔丝制作(fuse)。这与现有的铝互连工艺中的熔丝制作是不同的。如图1所示，现有技术中，铜互连层上的熔丝制作方法包括以下步骤：

步骤11、首先在顶层铜互连层的氮化硅层表面沉积钝化层；

步骤12、图案化该钝化层并刻蚀顶层铜互连层的氮化硅层，以暴露出顶层铜互连层中的铜互连线；

步骤13、在图案化的钝化层表面及顶层铜互连层中的铜互连线表面沉积金属铝层，并图案化该金属铝层，形成与顶层铜层中的铜互连线相连接的铝衬垫。

步骤14、在图案化的钝化层和铝衬垫上覆盖一层绝缘薄膜，先定义铝衬垫的位置，图案化绝缘薄膜，露出铝衬垫。

步骤15、在图案化的绝缘薄膜及铝衬垫表面再涂布一层光阻胶，定义熔孔的位置，刻蚀至底层铜互连层的铜互连线上部。最后，把光阻胶都去除。

至此，半导体制造技术中，铜互连层上的熔丝制作即熔孔的形成过程，制作完毕。

首先如图2A所示，在顶层铜互连层的氮化硅层1表面沉积钝化层101，该钝化层为叠层钝化层，包括氧化硅层和氮氧化硅层。所以利用化学气象沉积方法在氮化硅层1上依次沉积氧化硅层和氮氧化硅层。叠层钝化层比单层钝化层具有更好的热力学和机械特性，在封装过程中，能够吸收和抵消作用在铝衬垫上的机械应力和热应力，确保封装时产生的各种应力不会对铝衬垫造成机械损伤和剥离。

接下来如图2B所示，在叠层钝化层101上涂布光阻胶，利用曝光、显影等光刻技术，以及刻蚀方法，图案化该叠层钝化层，形成叠层钝化层101’，然后再刻蚀顶层铜互连层的氮化硅层1，以暴露出顶层互连层中的铜互连线。

如图2C所示，在钝化层101’表面及顶层铜互连层中的铜互连线表面沉积金属铝层，并在金属铝层上涂布光阻胶，利用曝光、显影等光刻技术，以及刻蚀方法图案化该金属铝层，形成与顶层铜互连层中的铜互连线相连接的铝衬垫102。

如图2D所示，在图案化的钝化层101’和铝衬垫102上覆盖一层绝缘薄膜103，然后，在绝缘薄膜103上涂光阻胶，利用与上述同样的光刻技术，定义铝衬垫102的位置，然后利用刻蚀方法图案化绝缘薄膜103，露出铝衬垫102。其中，绝缘薄膜103一般为氮化物，厚度在7000埃至8000埃。由于在图案化的钝化层上仍然会留有一部分金属铝，作为引线，所以绝缘薄膜103的作用主要在于保护铝引线。

如图2E所示，在图案化的绝缘薄膜103及铝衬垫102表面再涂布一层光阻胶，定义熔孔104的位置，然后利用刻蚀方法，刻蚀至底层铜互连层的的铜互连线上部。最后，把光阻胶都去除。

可以看出在现有技术的步骤2D和2E中，要通过两次涂布光阻胶的步骤，先露出铝衬垫102再定义熔孔104，如果只进行一次光阻胶涂布，同时定义铝衬垫和熔孔的位置，则刻蚀钝化层露出铝衬垫和形成熔孔会同时进行，由于刻蚀钝化层露出铝衬垫的刻蚀深度和刻蚀形成熔孔的深度是不同的，所以无法通过一次光阻胶涂布来实现，操作过程实现起来比较复杂。

在这种铜互连工艺中，刻蚀终止层氮化硅膜具有约7的相对介电常数，显著大于约为4的氧化硅的相对介电常数，这增加了整个IMD的相对介电常数，从而使铜互连线间的寄生电容增加，因此会导致信号延迟或功耗增加的缺陷。在具体工艺制作中，在多层内部互连中，底层铜互连层的铜布线相对于其他互连层铜布线比较密集，相对其他互连层来说比较敏感，所以通常采用低K电介质材料来代替氧化硅基IMD，进一步降低底层铜互连层的铜互连线间的寄生电容，所以将刻蚀终止膜上淀积含有硅、氧、碳、氢元素的BD材料。BD的介电常数为3。

在采用了铜互连工艺及低K电介质材料作为IMD，如何合理搭配各层铜互连线及电介质材料的尺寸及参数，真正做到提高半导体器件的电学性能及运行速度，仍然是一个要解决的关键技术问题。

发明内容

有鉴于此，本发明的主要目的在于提供一种在铜互连层上的熔丝制作方法，通过该方法能够简化工艺制作，提高了其电学性能和运行速度。

本发明的第二个主要目的在于提供一种采用铜互连层上的熔丝制作方法的半导体器件，采用该半导体器件，工艺制作简单，提高了其电学性能和运行速度。

为达到上述目的，本发明的技术方案具体是这样实现的：

本发明公开了一种在铜互连层上的熔丝制作方法，所述铜互连层包括顶层、中间层和底层铜互连层，关键在于，该方法包括：

在顶层铜互连层上沉积钝化层；

图案化该钝化层，刻蚀至暴露出顶层互连层中的铜互连线；

在图案化的钝化层表面及顶层铜互连层的铜互连线表面沉积金属铝层，并图案化该金属铝层，形成与顶层铜互连层的铜互连线相连接的铝衬垫；

在图案化的钝化层上定义熔孔的位置，刻蚀形成熔孔；

在铝衬垫表面、图案化的钝化层表面及熔孔底面沉积聚酰亚胺膜；

去除铝衬垫表面及熔孔底面的聚酰亚胺膜。

通过两次曝光显影步骤，将所述铝衬垫表面及熔孔底面的聚酰亚胺膜分别去除。

所述熔孔底面与底层铜互连层的铜互连线的距离为1500埃至3500埃。

所述熔孔底面与底层铜互连层的铜互连线的距离为2500埃。

所述聚酰亚胺膜的沉积厚度为5微米。

所述铝衬垫的厚度为9000埃至11000埃，最小线宽为3.0微米，与同层间铝衬垫的间距为3.0微米，方块电阻为0.03欧姆/平方。

所述铝衬垫的厚度为10000埃。

所述钝化层为叠层钝化层，包括氧化硅层和沉积于其上的氮氧化硅层。

所述氧化硅层的厚度为3600埃至4400埃；

所述氮氧化硅层的厚度为3600埃至4400埃。

所述氧化硅层和氮氧化硅层的厚度各为4000埃。

所述铜互连层的每一层包括金属间介质层和掩埋在金属间介质层中的铜互连线。

将所述金属间介质层自上而下依次制作为顶层金属间介质层、中间层金属间介质层和底层金属间介质层；将所述顶层金属间介质层自上而下制作为：氮化硅层、IMD(3b)和IMD(3a)；将所述中间层金属间介质层自上而下制作为：IMD(2b)和IMD(2a)，将所述底层金属间介质层自上而下制作为：IMD(1b)和IMD(1a)。

所述氮化硅层的厚度为700埃、IMD(3b)的厚度为15400埃、IMD(3a)的厚度为700埃、IMD(2b)的厚度为8300埃、IMD(2a)的厚度为700埃、IMD(1b)的厚度为1750埃、IMD(1a)的厚度为400埃。

将所述铜互连线制作为顶层铜互连线Cu(3b)和Cu(3a)、中间层铜互连线Cu(2b)和Cu(2a)、底层铜互连线Cu(1)，其中，Cu(3b)为顶层铜互连线的上半部分，Cu(3a)为顶层铜互连线的通孔金属部分，与中间层的铜互连线接触，Cu(2b)为中间层铜互连线的上半部分，Cu(2a)为中间层铜互连线的通孔金属部分，与底层的铜互连线接触。

所述Cu(3b)的厚度为8500埃，最小线宽为0.44微米，与同层间Cu(3b)的间距为0.44微米，方块电阻为0.02欧姆/平方；Cu(3a)的厚度为7600埃，电阻为0.31欧姆，线宽为0.36微米，与同层间Cu(3a)的间距为0.36微米；

所述Cu(2b)的厚度为5000埃，最小线宽为0.28微米，与同层间Cu(2b)的间距为0.28微米，方块电阻为0.044欧姆/平方；Cu(2a)的厚度为4000埃，电阻为0.6欧姆，线宽为0.28微米，与同层间Cu(2a)的间距为0.28微米；

所述Cu(1)的厚度为2500埃，最小线宽为0.17微米，与同层间Cu(1)的间距为0.17微米，方块电阻为0.105欧姆/平方。

所述金属间介质层和铜互连线在所述厚度的10％的范围内变化。

本发明还公开了一种采用如权利要求1所述的铜互连层上的熔丝制作方法的半导体器件，其特征在于，包括铜互连层、钝化层、铝衬垫及熔孔，所述铜互连层包括顶层、中间层和底层铜互连层，所述铜互连层的每一层包括金属间介质层和掩埋在金属间介质层中的铜互连线；

所述钝化层形成于铜互连层上；

所述铝衬垫形成于铜互连层上，与钝化层位于同一层，与顶层中的铜互连线接触；

所述熔孔位于依次刻蚀钝化层、顶层和中间层铜互连层形成的空间内；

所述钝化层上沉积有聚酰亚胺膜。

由上述的技术方案可见，本发明采用的铜互连层上的熔丝制作方法，在顶层铜互连层上沉积完钝化层和铝衬垫后，不是像现有技术那样，再在钝化层上沉积一层绝缘薄膜，最后形成熔孔，而是先形成熔孔，再在钝化层上沉积聚酰亚胺膜。这种方法不需要像现有技术中那样要进行两次涂布光阻胶，而是直接对聚酰亚胺膜进行曝光显影，大大简化了工艺制作。而且，采用的铜互连层上的熔丝制作方法的半导体器件，与现有技术相比，提高了器件整体的参数搭配，大大优化了器件的电学性能和运行速度。

附图说明

图1为现有技术铜互连层上的熔丝制作流程图。

图2A至2E为现有技术铜互连层上的熔丝制作剖面示意图。

图3为本发明铜互连层上的熔丝制作流程图。

图4A至4E为本发明铜互连层上的熔丝制作剖面示意图。

图4E(a)为本发明铜互连工艺中优选实施例的剖面示意图。

具体实施方式

为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示结构的示意图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。

本发明中铜互连层上的熔丝制作方法包括以下步骤：

步骤31、首先在顶层铜互连层的氮化硅层表面沉积钝化层；

步骤32、图案化该钝化层并刻蚀顶层铜互连层的氮化硅层，以暴露出顶层互连层中的铜互连线；

步骤33、在图案化的钝化层表面及顶层铜互连层的铜互连线表面沉积金属铝层，并图案化该金属铝层，形成与顶层铜互连层的铜互连线相连接的铝衬垫。

步骤34、在铝衬垫及图案化的钝化层上涂布光阻胶，定义熔孔的位置，然后刻蚀至底层铜互连层的铜互连线上部，形成熔孔。

步骤35、在铝衬垫、图案化的钝化层及熔孔底面沉积一层聚酰亚胺膜，并去除铝衬垫表面及熔孔底面的聚酰亚胺膜。

本实施例中，铜互连层为三层，包括顶层、中间层及底层铜互连层，在实际工艺制作中，可根据不同需要设置多层铜互连层。如果是在多层铜互连层的情况下，可以按要求复制多层中间层铜互连层，有时也会按需要复制两层顶层铜互连层。

首先如图4A所示，每层铜互连层都包括金属间介质层和掩埋在金属间介质层中的铜互连线。顶层IMD采用碳化硅膜11作为刻蚀终止层，碳化硅膜上沉积BD12，中间层和底层IMD采用氮化硅膜1作为刻蚀终止层，碳化硅膜上沉积氧化硅层2。其中，碳化硅膜11的厚度为400埃，BD12的厚度为1750埃；氮化硅膜1的厚度为700埃，中间层和底层IMD的氧化硅层2从下至上依次为8300埃、15400埃。

在顶层互连层的刻蚀终止层氮化硅层1表面沉积钝化层201，该钝化层为叠层钝化层，包括依次沉积的氧化硅层和氮氧化硅层。其中，氧化硅层的厚度为4000埃，氮氧化硅层的厚度为4000埃，所用叠层钝化层的厚度可以保证每个互连层的热膨胀系数和应力方向相匹配。

接下来如图4B所示，在叠层钝化层201上涂布光阻胶，利用曝光、显影等光刻技术，以及刻蚀方法，图案化该叠层钝化层，形成叠层钝化层201’，然后再刻蚀顶层铜互连层的氮化硅层1，以暴露出顶层互连层中的铜互连线。

如图4C所示，在叠层钝化层201’表面及顶层铜互连层的铜互连线表面沉积金属铝层，并在金属铝层上涂布光阻胶，利用曝光、显影等光刻技术，以及刻蚀方法图案化该金属铝层，形成与顶层铜互连层的铜互连线相连接的铝衬垫202。本实施例中铝衬垫202的厚度为10000埃。

如图4D所示，在铝衬垫202及叠层钝化层201’上涂布光阻胶，定义熔孔的位置，然后刻蚀至底层铜互连层的铜互连线上部，形成熔孔204。可以经过多次实验，控制刻蚀熔孔的时间，使熔孔204底面与底层铜互连层的铜互连线顶部的距离为1500埃至3500埃，本实施例中，优选为2500埃。

如图4E所示，在铝衬垫202、叠层钝化层201’及熔孔204底面沉积一层聚酰亚胺膜203，厚度为5微米。此时要去除沉积在铝衬垫202表面和熔孔204底面的聚酰亚胺膜203，由于铝衬垫202表面的聚酰亚胺膜203和熔孔204底面的聚酰亚胺膜203不在同一个平面，相差比较大的距离，所以需要通过曝光机两次曝光，先对熔孔204底面进行曝光显影，去除熔孔204底面的聚酰亚胺膜203，然后再对铝衬垫202进行曝光显影，去除铝衬垫202表面的聚酰亚胺膜203。或者，先去除熔孔204底面的聚酰亚胺膜203，再去除铝衬垫202表面的聚酰亚胺膜203。在去除熔孔204底面和铝衬垫202表面的聚酰亚胺膜203时，要分别对其进行准确地聚焦和充分的曝光，才可以完全去除熔孔204底面和铝衬垫202表面的聚酰亚胺膜203，从而保证良率修复的成功率和封装打线的良率。

本发明中，聚酰亚胺膜203既起到现有技术中绝缘薄膜103保护铝引线的作用，又起到光阻胶的作用，曝光机是直接对聚酰亚胺膜203进行曝光的，所以与现有技术采用绝缘薄膜103的方法相比，简化了工艺制作。如果本发明也采用像现有技术那样，先沉积聚酰亚胺膜203，再进行熔孔的刻蚀，由于聚酰亚胺膜203的厚度比较厚，为5微米，这样在刻蚀熔孔的时候刻穿聚酰亚胺膜203的时间比较长，会造成刻蚀形状的损伤，达不到预期刻蚀尺寸的目标。另外，可以看出，在未沉积聚酰亚胺膜203的表面是凹凸不平的，这是因为铝衬垫202和叠层钝化层201’一般不在同一平面内，由于是直接对聚酰亚胺膜203进行曝光显影的，所以厚度要比现有技术中的绝缘薄膜厚，才能更好的起到保护作用。

铜降低了互连线的电阻，而低K电介质材料进一步降低了互连线间的寄生电容，因此减少了信号延迟。但是在具体工艺制作中，要合理搭配各层铜互连线及电介质材料的尺寸及各参数，才能做到提高半导体器件的电学性能及运行速度。

本发明以三层的铜互连层为例，详细说明为了达到更高的电学性能和运行速度，各层电介质材料的尺寸如表1所示；铝衬垫、各层铜互连线的尺寸及电学参数，如表2所示。

电介质材料	厚度	介电常数
			氮氧化硅层	4000埃	5
氧化硅层	4000埃	4.2
			氮化硅层	700埃	7
IMD3b	15400埃	4.2
			IMD3a	700埃	7
IMD2b	8300埃	4.2
			IMD2a	700埃	7
IMD1b	1750埃	4.2
			IMD1a	400埃	3

表1

金属材料	厚度	线宽/间距	电阻
				铝衬垫	10000埃	3.0微米/3.0微米	0.03欧姆/平方
Cu3b	8500埃	0.44微米/0.44微米	0.02欧姆/平方
				Cu3a	7600埃	0.36微米/0.36微米	0.31欧姆
Cu2b	5000埃	0.28微米/0.28微米	0.044欧姆/平方
				Cu2a	4000埃	0.28微米/0.28微米	0.6欧姆
Cul	2500埃	0.17微米/0.17微米	0.105欧姆/平方

表2

其中，表1和表2可参照图4E(a)中各材料层，至上而下来具体理解。表1中，氮氧化硅层和氧化硅层为叠层钝化层201’；

接下来是顶层铜互连层中的氮化硅层、IMD3b为氧化硅层、IMD3a为氮化硅层，共同构成顶层IMD；

IMD2b为氧化硅层、IMD2a为氮化硅层，构成中间层IMD；

IMD1b为BD材料、IMD1a为碳化硅层，构成底层IMD。

表1中所列各电介质层的厚度为较佳实施例，各层厚度可以在10％的范围内上下变化。而且从图4E(a)中可以看到在氮氧化硅层的上面为聚酰亚胺膜203，厚度为5微米。

表2中，铝衬垫202在实际制作中，同一层的铝衬垫的线宽是可以不同的，要与下面接触的铜互连线宽度相对应，定义最小线宽为3.0微米，与同层间铝衬垫的间距为3.0微米，方块电阻为0.03欧姆/平方；

铝衬垫202下面的Cu3b和Cu3a构成顶层铜互连线，Cu3b为顶层铜互连线的上半部分，在实际制作中，同一层的Cu3b线宽是可以不同的，定义最小线宽为0.44微米，与同层间Cu3b的间距为0.44微米，方块电阻为0.02欧姆/平方，Cu3a为顶层铜互连线的通孔金属部分，与中间层的铜互连线接触，电阻为0.31欧姆，线宽为0.36微米，与同层间Cu3a的间距为0.36微米；

Cu2b和Cu2a构成中间层铜互连线，Cu2b为中间层铜互连线的上半部分，在实际制作中，同一层的Cu2b线宽是可以不同的，定义最小线宽为0.28微米，与同层间Cu2b的间距为0.28微米，方块电阻为0.044欧姆/平方，Cu2a为中间层铜互连线的通孔金属部分，与底层的铜互连线接触，电阻为0.6欧姆，线宽为0.28微米，与同层间Cu2a的间距为0.28微米；

Cu1为底层铜互连线，在实际制作中，同一层的Cu1线宽是可以不同的，定义最小线宽为0.17微米，与同层间Cu1的间距为0.17微米，方块电阻为0.105欧姆/平方。

进一步地，由于表1中各层厚度可以在10％的范围内上下变化，铜互连线掩埋在IMD中，当然表2中各层厚度也可以在10％的范围内上下变化。

本领域的技术人员应当理解，本发明的熔丝制作方法不限于上述实施例中所示的具体情形。另外，本发明的铜互连层也不限于上述实施例中所示的具体情形，本领域技术人员显然可以在不脱离本发明的精神或范围内进行适当的修改和变化。

Claims (17)

1.一种在铜互连层上的熔丝制作方法，所述铜互连层包括顶层、中间层和底层铜互连层，其特征在于，该方法包括：

在顶层铜互连层上沉积钝化层；

图案化该钝化层，刻蚀至暴露出顶层互连层中的铜互连线；

在图案化的钝化层表面及顶层铜互连层的铜互连线表面沉积金属铝层，并图案化该金属铝层，形成与顶层铜互连层的铜互连线相连接的铝衬垫；

在图案化的钝化层上定义熔孔的位置，依次刻蚀所述钝化层、顶层和中间层铜互连层形成熔孔；

在铝衬垫表面、图案化的钝化层表面及熔孔底面沉积聚酰亚胺膜；

去除铝衬垫表面及熔孔底面的聚酰亚胺膜。

2.如权利要求1所述的方法，其特征在于，通过两次曝光显影步骤，将所述铝衬垫表面及熔孔底面的聚酰亚胺膜分别去除。

3.如权利要求1所述的方法，其特征在于，所述熔孔底面与底层铜互连层的铜互连线的距离为1500埃至3500埃。

4.如权利要求1所述的方法，其特征在于，所述熔孔底面与底层铜互连层的铜互连线的距离为2500埃。

5.如权利要求1所述的方法，其特征在于，所述聚酰亚胺膜的沉积厚度为5微米。

6.如权利要求1所述的方法，其特征在于，所述铝衬垫的厚度为9000埃至11000埃，最小线宽为3.0微米，与同层间铝衬垫的间距为3.0微米，方块电阻为0.03欧姆/平方。

7.如权利要求1所述的方法，其特征在于，所述铝衬垫的厚度为10000埃。

8.如权利要求1所述的方法，其特征在于，所述钝化层为叠层钝化层，包括氧化硅层和沉积于其上的氮氧化硅层。

9.如权利要求8所述的方法，其特征在于，

所述氧化硅层的厚度为3600埃至4400埃；

所述氮氧化硅层的厚度为3600埃至4400埃。

10.如权利要求8所述的方法，其特征在于，所述氧化硅层和氮氧化硅层的厚度各为4000埃。

11.如权利要求1所述的方法，其特征在于，所述铜互连层的每一层包括金属间介质层和掩埋在金属间介质层中的铜互连线。

12.如权利要求11所述的方法，其特征在于，将所述金属间介质层自上而下依次制作为顶层金属间介质层、中间层金属间介质层和底层金属间介质层；将所述顶层金属间介质层自上而下制作为：氮化硅层、IMD3b和IMD3a；将所述中间层金属间介质层自上而下制作为：IMD2b和IMD2a，将所述底层金属间介质层自上而下制作为：IMD1b和IMD1a。

13.如权利要求12所述的方法，其特征在于，所述氮化硅层的厚度为700埃、IMD3b的厚度为15400埃、IMD3a的厚度为700埃、IMD2b的厚度为8300埃、IMD2a的厚度为700埃、IMD1b的厚度为1750埃、IMD1a的厚度为400埃。

14.如权利要求11所述的方法，其特征在于，将所述铜互连线制作为顶层铜互连线Cu3b和Cu3a、中间层铜互连线Cu2b和Cu2a、底层铜互连线Cu1，其中，Cu3b为顶层铜互连线的上半部分，Cu3a为顶层铜互连线的通孔金属部分，与中间层的铜互连线接触，Cu2b为中间层铜互连线的上半部分，Cu2a为中间层铜互连线的通孔金属部分，与底层的铜互连线接触。

15.如权利要求14所述的方法，其特征在于，所述Cu3b的厚度为8500埃，最小线宽为0.44微米，与同层间Cu3b的间距为0.44微米，方块电阻为0.02欧姆/平方；Cu3a的厚度为7600埃，电阻为0.31欧姆，线宽为0.36微米，与同层间Cu3a的间距为0.36微米；

所述Cu2b的厚度为5000埃，最小线宽为0.28微米，与同层间Cu2b的间距为0.28微米，方块电阻为0.044欧姆/平方；Cu2a的厚度为4000埃，电阻为0.6欧姆，线宽为0.28微米，与同层间Cu2a的间距为0.28微米；

所述Cu1的厚度为2500埃，最小线宽为0.17微米，与同层间Cu1的间距为0.17微米，方块电阻为0.105欧姆/平方。

16.如权利要求13所述的方法，所述氮化硅层、所述IMD3b、所述IMD3a、所述IMD2b、所述IMD2a、所述IMD1b和所述IMD1a的厚度在10％的范围内变化。

17.如权利要求15所述的方法，所述Cu3b、所述Cu3a、所述Cu2b、所述Cu2a和所述Cu1的厚度在10％的范围内变化。

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