CN101814433A - 横向双极结型晶体管及其制造方法 - Google Patents
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Abstract
本发明涉及横向双极结型晶体管及其制造方法。一种横向双极结型晶体管包括发射区、基区、栅极以及集电区。基区环绕发射区。栅极被配置于至少一部分基区之上。集电区环绕基区。其中栅极之下的该部分基区不经历临界电压植入工艺。所述横向双极结型晶体管及其制造方法，提高了横向双极结型晶体管的临界频率与电流增益。
Description
技术领域
本发明有关于半导体技术，且特别有关于横向双极结型晶体管及其制造方法。
背景技术
本领域的技术人员均熟知，双极结型晶体管(Bipolar Junction Transistor，以下简称为BJT)或双极型晶体管(Bipolar Transistor)是使用与互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，以下简称为CMOS)相容的工艺形成的。这些双极型晶体管也涉及横向双极结型晶体管(Lateral BipolarJunction Transistor，以下简称为LBJT)且具有高临界频率(threshold frequency，以下简称为Ft)与高电流增益β(beta)。
在半导体集成电路(Integrated Circuits，以下简称为IC)设计中，经常需要提供一种混合模式元件，即具有BJT与CMOS两种功能。混合模式元件既可提高IC设计的灵活性，又可提高IC的性能。现已确立CMOS晶体管与双极型晶体管集成以提供双极-CMOS(Bipolar-CMOS，以下简称为BiCMOS)IC。BiCMOS电路提供例如高速度、高驱动(drive)能力、具有模拟-数字能力的混合电压性能等优点，适合于例如电信等应用。然而，在日益减小的尺寸上，完善制造的CMOS与双极性两种元件的性能具有相当挑战。为制造在同一晶片上结合双极型晶体管与场效晶体管(field effect transistor)的IC，在设计与制造中，都必须进行折衷以在完善双极型晶体管与场效晶体管二者的性能的情况下不显著增加工艺步骤的数目。
横向双极型晶体管是使用一般的轻掺杂漏极(Lightly Doped Drain，以下简称为LDD)金属氧化物半导体(Metal Oxide Semiconductor，以下简称为MOS)晶体管制造。NPN型元件形成自N型MOS晶体管，并且PNP型元件形成自P型MOS晶体管。横向双极型晶体管的基极宽度由MOS通道长度决定并通常等于MOS通道长度。业界需要具有改进的双极性能的基于CMOS的双极型晶体管。
发明内容
有鉴于此，本发明特提供横向双极结型晶体管及其制造方法。
在本发明的一个实施方式中，提供一种横向双极结型晶体管制造方法，包括：提供衬底；提供临界电压植入阻挡层以遮掩至少一部分衬底；执行临界电压植入工艺，其中临界电压植入阻挡层阻挡临界电压植入工艺的掺杂物掺入至少该部分衬底；移除临界电压植入阻挡层；以及在至少该部分衬底上形成栅极。
在本发明的另一个实施方式中，提供一种横向双极结型晶体管，包括：发射区；基区，环绕发射区；栅极，被配置于至少一部分基区之上；以及集电区，环绕基区；其中栅极之下的该部分基区不经历临界电压植入工艺。
在本发明的又一个实施方式中，提供一种横向双极结型晶体管，其中横向双极结型晶体管为横向NPN型双极结型晶体管，包括：N+发射区；P型基区，所述的P型基区为环绕N+发射区的一部分P型衬底；栅极，被配置于至少一部分P型基区之上；N+集电区，环绕P型基区；金属硅化物阻挡层，配置于发射区的至少一部分外围之上；以及发射极金属硅化物，形成于发射区的未被金属硅化物阻挡层覆盖的中心部分。
在本发明的又一个实施方式中，提供一种横向双极结型晶体管，包括：发射区；两个栅极叉指，被配置于发射区的相对的两侧；基区，位于两个栅极叉指的每一个之下；以及两个集电区，配置于两个栅极叉指的每一个的与发射区相对侧；其中，位于两个栅极叉指之下的基区不经历临界电压植入工艺。
在本发明的又一个实施方式中，提供一种横向双极结型晶体管，包括：发射区；第一集电区，与发射区分离；第二集电区，与发射区分离且被配置于发射区的与第一集电区相对一侧；第一栅极叉指，位于第一集电区与发射区之间；第二栅极叉指，位于第二集电区与发射区之间；以及基区，位于第一栅极叉指与第二栅极叉指之下。
本发明通过所提供的横向双极结型晶体管及其制造方法，提高横向双极结型晶体管的临界频率与电流增益。
附图说明
图1为根据本发明的一个实施方式的大体上同心的横向双极型晶体管的布局的俯视平面图。
图2为如图1所示的晶体管沿着直线I-I’的剖面图。
图3为根据本发明的一个实施方式的横向NPN双极型晶体管的剖面图。
图4为根据本发明的另一个实施方式的横向NPN双极型晶体管的剖面图。
图5至图13为根据本发明的制造如图3所示的横向NPN双极型晶体管的工艺的剖面图。
图14为符合本发明的一个变形实施方式的俯视平面图。
图15为符合本发明的另一个变形实施方式的俯视平面图。
图16为根据本发明的LBJT元件的俯视图。
图17为如图16所示的LBJT的沿着直线III-III’的剖面图。
具体实施方式
为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施方式，并配合附式，作详细说明如下。应注意，以下所述实施方式仅用以例示本发明的目的，其并非本发明的限制。本发明的权利范围应以权利要求为准。
下文详细描述本发明的具有较高电流增益的LBJT的结构(structure)与布局(layout)。改进型LBJT结构以横向PNP双极型晶体管为例描述，但本领域的技术人员应可理解，通过反转(reversing)导电性掺杂物的极性，也可制造横向NPN双极型晶体管。
请参考图1与图2。图1为根据本发明的一个实施方式的大体上同中心的横向双极型晶体管的布局的俯视平面图(top planar view)。图2为如图1所示的晶体管沿着直线I-I’的剖面图(cross-sectional view)。如图1与图2所示，横向PNP双极型晶体管1形成于衬底(substrate)10之内，衬底10可为半导体衬底，例如P型掺杂的硅衬底。横向PNP双极型晶体管1包括P+掺杂区101，P+掺杂区101作为横向PNP双极型晶体管1的发射区，形成于N阱(N Well，以下简称为NW)14中。图1中发射区101的矩形形状仅为一种范例。应可理解，发射区101可具有其它多边形形状。
位于环形多晶硅(polysilicon)栅极104之下的基区(base region)102被配置于发射区101的外围周围。可将电压应用于多晶硅栅极104以改变横向PNP双极型晶体管1的特性。环形P+掺杂区103，作为横向PNP双极型晶体管1的集电区(collector region)，形成于NW 14中且被配置于基区102外围周围。浅沟槽隔离(Shallow Trench Isolation，以下简称为STI)区150被配置于集电区103外围周围且环绕集电区103。环形N+阱拾取区(pickup region)160或基极接触(base contact)区被配置于STI区150外围周围。
根据本发明，NW 14、发射区101、集电区103、STI区150、N+阱拾取区160和多晶硅栅极104可形成于CMOS元件的各扩散区和栅极形成的同时。在发射区101与集电区103形成期间，多晶硅栅极104起植入封闭掩模(blockoutmask)的作用。
如图2所示，在多晶硅栅极104与基区102之间，设置栅极介电层(gatedielectric layer)114。较佳的，栅极介电层114形成于用于输入输出(Input/Output，以下简称为IO)电路的CMOS元件的栅极氧化层(gate oxide layer)形成的同时。因此，位于横向PNP双极型晶体管1的多晶硅栅极104之下的栅极介电层114的厚度大体上等于用于IO电路的CMOS元件的栅极氧化层的厚度。通过这样，栅极电流(gate current，Ig)与栅极引发的漏极漏电流(Gate Induced DrainLeakage，以下简称为GIDL)均可被减小。在多晶硅栅极104的两个相对的侧壁(sidewall)上，设置间隔区(spacers)124。
本发明的主要特性之一为集电区103还包括P型轻掺杂漏极(P type LightlyDoped Drain，以下简称为PLDD)112，PLDD 112仅位于邻近于集电区103一侧的间隔区124的正下方，同时，邻近于发射区101的另一侧未设置LDD。在一方面，单侧的PLDD 112可被认为是集电极的延伸。较佳的，PLDD 112形成于CMOS元件的LDD区形成的同时。为形成单侧的PLDD 112，在横向PNP双极型晶体管1的工艺中可引入LDD阻挡层(block layer)。进一步的，在横向PNP双极型晶体管1的工艺中可引入临界电压(threshold voltage，Vt)植入阻挡层以产生低掺杂的基极。
如图1与图2所示，环形金属硅化物阻挡(SAlicide Block，以下简称为SAB)层180形成于发射区101的至少一部分外围之上，且可延伸至间隔区124的朝向发射区101的表面。SAB层180可延伸至多晶硅栅极104的上表面。根据本发明的实施方式，SAB层180可由介电材料例如氧化硅或者氮化硅组成。在SAB层180形成之后，发射极金属硅化物101a形成于发射区101的暴露部分之上。因此，发射极金属硅化物101a从发射区101的外围被拉回(pulled back)。此外，集电极金属硅化物103a、多晶硅化物(polycide)104a与基极金属硅化物160a分别形成于集电区103之上、多晶硅栅极104之上与环形N+阱拾取区160之上。
发射极金属硅化物101a、集电极金属硅化物103a、多晶硅化物104a与基极金属硅化物160a可通过在衬底10上沉淀(depositing)金属而形成。所述的金属与暴露部分的半导体材料反应以形成金属硅化物，金属硅化物为横向PNP双极型晶体管1的发射极、基极与集电极提供低阻抗接触。SAB层180阻止发射极金属硅化物101a形成于邻近于朝向发射区101的间隔区124的边沿的发射区101的外围。请注意，在集电区103之上或朝向集电区103的间隔区124之上，无SAB层形成。通过在横向PNP双极型晶体管1中设置SAB层180，通过基极的漏电流(leakage current)被最小化(minimized)，因此可提高电流增益β。
图3为根据本发明的一个实施方式的横向NPN双极型晶体管1a的剖面图。其中，相似数值的标号指示(designate)相似的区域(region)、层(layer)或者元件(element)。如图3所示，横向NPN双极型晶体管1a形成于P阱(P Well，以下简称为PW)24之内。深N阱(Deep NW，以下简称为DNW)12被设置在衬底10之内的PW 24之下，其中衬底10可例如为P型掺杂的硅衬底。横向NPN双极型晶体管1a包括N+掺杂区101’，N+掺杂区101’作为横向NPN双极型晶体管1a的发射区，形成于衬底10之内。
在本实施方式中，基区102’是位于环形多晶硅栅极104之下的衬底10的一部分，被配置于发射区101’外围周围。可将电压应用于多晶硅栅极104上以改变横向NPN双极型晶体管1a的特性。环形N+掺杂区103’，作为横向NPN双极型晶体管1a的集电区，形成于衬底10之内并被配置于基区102’外围周围。STI区150被配置于集电区103’外围周围且环绕集电区103’。环形P+基极接触区160’被配置于STI区150外围周围。
根据本发明，发射区101’、集电区103’、STI区150、P+基极接触区160’和多晶硅栅极104可形成于CMOS元件的各扩散区和栅极形成的同时。同样的，在发射区101’与集电区103’形成期间，多晶硅栅极104起植入封闭掩模的作用。在多晶硅栅极104与基区102’之间设置栅极介电层114。较佳的，栅极介电层114形成于用于IO电路的CMOS元件的栅极氧化层形成的同时。因此，位于横向NPN双极型晶体管1a的多晶硅栅极104之下的栅极介电层114的厚度大体上等于用于IO电路的CMOS元件的栅极氧化层的厚度。在多晶硅栅极104的两个相对的侧壁上，设置间隔区124。
集电区103’还包括N型轻掺杂漏极(N type Ligtly Doped Drain，以下简称为NLDD)112’，NLDD 112’仅位于邻近于集电区103一侧的间隔区124的正下方，同时，邻近于发射区101’的另一侧未设置LDD。较佳的，NLDD 112’形成于CMOS元件的LDD区形成的同时。为形成单侧的NLDD 112’，在横向NPN双极型晶体管1a的工艺中可引入LDD阻挡层。进一步的，在横向NPN双极型晶体管1a的工艺中可引入临界电压植入阻挡层以产生低掺杂的基极。环形SAB层180形成于发射区101’外围部分之上，且可延伸至间隔区124的朝向发射区101’的表面或延伸至多晶硅栅极104的上表面。SAB层180可由介电材料例如氧化硅或者氮化硅组成。在SAB层180形成之后，发射极金属硅化物101a’形成于发射区101’的暴露部分之上。因此，发射极金属硅化物101a’从发射区101’的外围被拉回。此外，集电极金属硅化物103a’、多晶硅化物104a与基极金属硅化物160a’分别形成于集电区103’之上、多晶硅栅极104之上与环形P+基极接触区160’之上。SAB层180阻止发射极金属硅化物101a’形成于邻近于朝向发射区101’的间隔区124的边沿的发射区101’的外围。请注意，在集电区103’之上或朝向集电区103’的间隔区124之上，无SAB层形成。对于图3所示的横向NPN双极型晶体管布局，DNW 12改善了闪烁噪声(1/fnoise)。
图4为根据本发明的另一个实施方式的横向NPN双极型晶体管1b的剖面图。其中，相似数值的标号指示相似的区域、层或者元件。如图4所示，横向NPN双极型晶体管1b形成于半导体衬底10之内，并且半导体衬底10不包括PW，其中半导体衬底10例如为P型掺杂的硅衬底。横向NPN双极型晶体管1b包括N+掺杂区101’，N+掺杂区101’作为横向NPN双极型晶体管1b的发射区，形成于半导体衬底10之内。基区102’为位于环形多晶硅栅极104之下的半导体衬底10的一部分。基区102’被配置于发射区101’外围周围。环形N+掺杂区103’，作为横向NPN双极型晶体管1b的集电区，形成于半导体衬底10之内并被配置于基区102’外围周围。STI区150被配置于集电区103’外围周围且环绕集电区103’。环形P+基极接触区160’被配置于STI区150外围周围。
在发射区101’与集电区103’形成期间，多晶硅栅极104起植入封闭掩模的作用。在多晶硅栅极104与基区102’之间设置栅极介电层114。较佳的，栅极介电层114形成于用于I/O电路的CMOS元件的栅极氧化层形成的同时。因此，位于横向NPN双极型晶体管1b的多晶硅栅极104之下的栅极介电层114的厚度大体上等于用于IO电路的CMOS元件的栅极氧化层的厚度。在多晶硅栅极104的两个相对的侧壁上，设置间隔区124。
集电区103’还包括NLDD 112’，NLDD 112’仅位于邻近于集电区103’的一侧的间隔区124的正下方，同时，邻近于发射区101’的另一侧未设置LDD。较佳的，NLDD 112’形成于CMOS元件的LDD区形成的同时。为形成单侧的NLDD112’，在横向NPN双极型晶体管1b的工艺中可引入LDD阻挡层。进一步，在横向NPN双极型晶体管1b制造工艺中可引入临界电压植入阻挡层以产生低掺杂的基极。同样的，环形SAB层180形成于发射区101’外围部分之上，且可延伸至间隔区124的朝向发射区101’的表面或延伸至多晶硅栅极104的上表面。SAB层180可由介电材料例如氧化硅或者氮化硅组成。在SAB层180形成之后，发射极金属硅化物101a’形成于发射区101’的暴露部分之上。因此，发射极金属硅化物101a’从发射区101’的外围被拉回。此外，集电极金属硅化物103a’、多晶硅化物104a与基极金属硅化物160a’分别形成于集电区103’之上、多晶硅栅极104之上与环形P+基极接触区160’之上。SAB层180阻止发射极金属硅化物101a’形成于邻近于朝向发射区101’的间隔区124的边沿的发射区101’的外围。在集电区103’之上或朝向集电区103’的间隔区124之上，无SAB层形成。
图5至图13为根据本发明的制造如图3所示的横向NPN双极型晶体管1a的工艺的剖面图。其中，相似数值的标号指示相似的区域、层或者元件。应可理解，图5至图13所示的工艺可与硅锗(SiGe)技术和/或BiCMOS工艺结合。此处的硅锗技术可指硅锗异质结技术。图5至图13所示的步骤为可选步骤并可按照不同顺序安排以制造根据本发明的不同的横向双极型晶体管。
如图5所示，提供衬底10，例如P型硅衬底(P-sub)。STI区150可被设置在衬底10之上。通过现有技术的离子植入方法，DNW 12和PW 24可形成于衬底10之内。
如图6所示，接着，在衬底10内执行离子植入工艺以形成NW 224。NW 224和其下的DNW 12一起用于隔离PW 24。
如图7所示，临界电压植入阻挡层250可被设置在衬底10上，其中，临界电压植入阻挡层250例如为图案化光阻层(patterned photoresist layer)。临界电压植入阻挡层250用于阻挡临界电压植入工艺260的掺杂物掺入PW 24中。上述的临界电压植入工艺是调整核心电路(core circuit)或IO电路区的晶体管元件的临界电压的范例植入步骤。在另一个实施方式中，临界电压植入阻挡层250至少遮掩(mask)PW 24的表面区的一部分，例如，在其上形成多晶硅栅极的区域。因此，待形成的栅极下的区域可不经过临界电压植入工艺。由此形成的双极型晶体管的电流增益β得以提高。此外，甚至在其中形成晶体管的整个区域均可被临界电压植入阻挡层250遮掩。
如图8所示，接着，临界电压植入阻挡层250被移除。然后，栅极介电层114例如氧化硅层可形成于衬底10之上。接着，多晶硅层104’可被沉淀在栅极介电层114之上。
如图9所示，可执行现有技术的光刻工艺(lithographic process)与现有技术的干式蚀刻(dry etching)工艺以通过多晶硅层104’与栅极介电层114在衬底10之上制造多晶硅栅极104的图案。根据本发明，多晶硅栅极104被定形(shaped)为环形并可见于图1。
如图10所示，在多晶硅栅极104形成之后，可引入LDD阻挡层350例如图案化光阻层以遮掩衬底10的一部分表面区域。LDD阻挡层350可具有环形开口(opening)350a，环形开口350a暴露沿着环形多晶硅栅极104的外侧的环形区域。LDD阻挡层350遮掩环形多晶硅栅极104内的中心区域。接着，可执行现有技术的LDD植入工艺360以通过环形开口350a向衬底10内植入掺杂物例如砷或者类似的物质，因此，形成NLDD 112’。
如图11所示，接着，LDD阻挡层350被移除，间隔区124例如氧化硅或者氮化硅侧壁间隔区形成于多晶硅栅极104的各侧壁上。此后，可执行现有技术的源极/漏极离子植入工艺以在PW 24内形成N+掺杂区101’、103’与P+基极接触区160’。N+掺杂区101’可用作横向NPN双极型晶体管1a的发射区，同时N+掺杂区103’可用作横向NPN双极型晶体管1a的集电区。基区位于多晶硅栅极104之下。
如图12所示，环形SAB层180可形成于发射区101’的外围部分之上并可延伸至间隔区124的朝向发射区101’的表面或延伸至多晶硅栅极104的上表面。SAB层180可由介电材料例如氧化硅或者氮化硅组成。
如图13所示，在SAB层180形成之后，发射极金属硅化物101a’形成于发射区101’的暴露部分之上。因此，发射极金属硅化物101a’从发射区101’的外围被拉回。此外，集电极金属硅化物103a’、多晶硅化物104a与基极金属硅化物160a’可分别形成于集电区103’之上、多晶硅栅极104之上与环形P+基极接触区160’之上。SAB层180阻止发射极金属硅化物101a’形成于邻近于朝向发射区101’的间隔区124的边沿的发射区101’的外围。请注意，在集电区103’之上或朝向集电区103’的间隔区124之上，无SAB层形成。
图14为符合本发明的一个变形实施方式的俯视平面图。图15为符合本发明的另一个变形实施方式的俯视平面图。如图14所示，两个线形多晶硅栅极叉指(polysilicon gate fingers)304a与304b被用于横向双极型晶体管3，而不是矩形或者图1所示的环形形状多晶硅栅极104。两个多晶硅栅极叉指304a与304b可被安排为大体上互相平行。为控制两个平行的多晶硅栅极叉指304a与304b，多晶硅栅极叉指304a与304b可通过多晶硅条(poly bar)304c互相连结，由此形成如图15所示的横向双极型晶体管3a的U形多晶硅栅极。请注意，多晶硅条304c可被配置于主动区(active area)之外并可被配置于隔离区(isolationregion)之上，因此，在多晶硅条304c之下可无通道形成。或者，多晶硅栅极叉指304a与304b可通过金属线互相连结。
图14中的横向双极型晶体管3沿着直线II-II’的剖面图，根据横向双极型晶体管3的类型，可与修改尺寸后的图2所示的横向PNP双极型晶体管或者图3中所示的横向NPN双极型晶体管相似。因此，为简洁起见，此处省略更多的细节。发射区301、集电区303、STI区150、N+基极拾取区366和多晶硅栅极叉指304a与304b可形成于CMOS元件的各扩散区和栅极结构形成的同时。在多晶硅栅极叉指304a与304b的每一个和基区(类似于图2的基区102或图3的基区102’)之间可设置栅极介电层。栅极介电层可形成于用于IO电路的CMOS元件的栅极氧化层形成的同时。因此，位于横向PNP双极型晶体管3的多晶硅栅极叉指304a与304b的每一个之下的栅极介电层的厚度可大体上等于用于IO电路的CMOS元件的栅极氧化层的厚度。通过这样，栅极电流与GIDL均可被降低。在多晶硅栅极叉指304a与304b的每一个的两个相对的侧壁，可设置间隔区。
本发明的另一个特征在于LDD(类似于图2的PLDD 112或图3的NLDD112’)可位于多晶硅栅极叉指304a与304b的每一个与集电区303之间。LDD可被配置于仅在多晶硅栅极叉指304a与304b的每一个的邻近于集电区303的一侧上。同时，在邻近于发射区301的另一侧上，未设置LDD。在一方面，单侧的LDD可被视为集电极的延伸。在一个实施方式中，位于集电极一侧的LDD可形成于CMOS元件的LDD区形成的同时，例如，与IO LDD、核心(core)LDD或其结合的植入工艺同时发生(concurrently)，因此，具有与IO LDD的掺杂浓度(doping concentration)、核心LDD的掺杂浓度或其相加大体上相同的掺杂浓度。为形成单侧的LDD，在横向双极型晶体管3的工艺中，可引入LDD阻挡层。相似的，在横向双极型晶体管3的工艺中，可引入临界电压植入阻挡层以产生低掺杂的基极。
SAB层(类似于图2或图3的SAB层180)位于发射区301的外围的至少一部分之上，且可延伸至朝向发射区301的间隔区(类似于图2或图3的间隔区124)的表面。SAB层可延伸至多晶硅栅极叉指304a与304b的上表面。根据本发明的一个实施方式，SAB层可由介电材料例如氧化硅或者氮化硅组成。在SAB层形成之后，发射极金属硅化物(类似于图2的发射极金属硅化物101a或图3的发射极金属硅化物101a’)可形成于发射区301的暴露部分之上。因此，发射极金属硅化物可从发射区301的外围被拉回。此外，集电极金属硅化物(类似于图2的集电极金属硅化物103a或图3的集电极金属硅化物103a’)、多晶硅化物(类似于图2或图3的多晶硅化物104a)与基极金属硅化物(类似于图2的基极金属硅化物160a或图3的基极金属硅化物160a’)可分别形成于集电区303之上、多晶硅栅极叉指304a与304b之上和N+基极拾取区366之上。
金属硅化物可通过在衬底(类似于图2或图3的衬底10)之上沉淀金属而形成。所述的金属与暴露部分的半导体材料反应以形成金属硅化物，金属硅化物为横向双极型晶体管3的发射极、基极与集电极提供低阻抗接触。SAB层阻止发射极金属硅化物形成于邻近于朝向发射区301的间隔区的边沿的发射区301的外围。请注意，在集电区303之上或朝向集电区303的间隔区之上，无SAB层形成。通过在横向双极型晶体管3中设置SAB层，流经基极的漏电流被最小化，因此可提高电流增益β。
如图14所示，因为发射区301可仅有两个相对侧与多晶硅栅极叉指304a与304b的对应侧大体上相连(contiguous)，因此，横向双极型晶体管3具有更高的电流增益β和更高的截止频率(cut-off frequency，Ft)。
应可理解，通过反转导电性掺杂物的极性，可制造横向NPN双极型晶体管。
图16为根据本发明另一个实施方式的LBJT元件的俯视图。图17为如图16所示的LBJT的沿着直线III-III’的剖面图。LBJT元件可为NPN LBJT或PNPLBJT。如图16与图17所示，LBJT元件5包括发射区501、与发射区501分离的第一集电区505a、与发射区501分离的第二集电区505b、位于第一集电区505a与发射区501之间的第一栅极叉指504a、位于第二集电区505b与发射区501之间的第二栅极叉指504b以及分别位于第一栅极叉指504a与第二栅极叉指504b之下的基区502，其中，第二集电区505b被配置于发射区501的与第一集电区505a相对的一侧。
第一栅极叉指504a与第二栅极叉指504b可大体上互相平行。STI区550可被设置在NW 14之内以从N+基极拾取区566隔离P+掺杂区505a与505b。在本实施方式中，NW 14、发射区501、第一集电区505a、第二集电区505b、STI区550、N+基极拾取区566以及多晶硅栅极叉指504a与504b可形成于CMOS元件的各扩散区与栅极结构形成的同时。在发射区501、第一集电区505a与第二集电区505b形成期间，多晶硅栅极叉指504a与504b起植入封闭掩模的作用。在多晶硅栅极叉指504a与第一集电区505a以及多晶硅栅极叉指504b与第二集电区505b之间可设置或不设置PLDD 612a。在多晶硅栅极叉指504a与504b的每一个与发射区501之间可设置或不设置PLDD 612b。
如图17所示，在多晶硅栅极叉指504a与504b的每一个与基区502之间可设置栅极介电层514。在一个实施方式中，栅极介电层514形成于用于IO电路的CMOS元件的栅极氧化层形成的同时。因此，位于横向双极型晶体管5的多晶硅栅极叉指504a与504b的每一个之下的栅极介电层514的厚度大体上等于用于IO电路的CMOS元件的栅极氧化层的厚度。通过这样，栅极电流与GIDL均可被减小。在多晶硅栅极叉指504a与504b的每一个的两个相对的侧壁上，可设置间隔区512。
相似的，发射极金属硅化物501a可形成于发射区501之上。集电极金属硅化物503a可形成于第一集电区505a与第二集电区505b的至少一部分之上。基极金属硅化物566a可形成于N+基极拾取区566之上。金属硅化物501a、503a与566a可通过在衬底10上沉淀金属而形成。所述的金属与暴露部分的半导体材料反应以形成金属硅化物，金属硅化物为横向双极型晶体管5的发射极、基极与集电极提供低阻抗接触。应可理解，通过反转导电性掺杂物的极性，可制造横向NPN双极型晶体管。
以上所述仅为本发明的较佳实施方式，凡依本发明权利要求所做的均等变化和修饰，均应属本发明的涵盖范围。
Claims (35)
1.一种横向双极结型晶体管制造方法，包括：
提供衬底；
提供临界电压植入阻挡层以遮掩该衬底的至少一部分；
执行临界电压植入工艺，其中该临界电压植入阻挡层阻挡该临界电压植入工艺的掺杂物掺入该衬底的该至少一部分；
移除该临界电压植入阻挡层；以及
在该衬底的该至少一部分之上形成栅极。
2.根据权利要求1所述的横向双极结型晶体管制造方法，其特征在于，该横向双极结型晶体管制造方法还包括：
执行离子植入工艺以在该衬底中形成第一离子阱，其中该第一离子阱具有第一导电类型；
其中该衬底的该至少一部分位于该第一离子阱之内。
3.根据权利要求2所述的横向双极结型晶体管制造方法，其特征在于，该横向双极结型晶体管制造方法还包括：
在该第一离子阱之下形成深离子阱，其中该深离子阱具有与该第一导电类型相反的第二导电类型。
4.根据权利要求1所述的横向双极结型晶体管制造方法，其特征在于，该横向双极结型晶体管制造方法还包括：
提供轻掺杂漏极阻挡层以遮掩至少一部分该衬底；
执行轻掺杂漏极植入工艺以在该衬底内形成轻掺杂漏极区；
移除该轻掺杂漏极阻挡层；
在该栅极的侧壁上形成间隔区；以及
执行离子植入工艺以在该衬底内形成发射区与集电区。
5.根据权利要求4所述的横向双极结型晶体管制造方法，其特征在于，该横向双极结型晶体管制造方法还包括：
在形成该间隔区之后，在该发射区的外围部分之上形成金属硅化物阻挡层；以及
在该发射区的暴露部分之上形成发射极金属硅化物。
6.一种横向双极结型晶体管，包括：
发射区；
基区，环绕该发射区；
栅极，配置于至少一部分基区之上；以及
集电区，环绕该基区；
其中该栅极之下的该部分基区不经历临界电压植入工艺。
7.根据权利要求6所述的横向双极结型晶体管，其特征在于，该横向双极结型晶体管还包括：
金属硅化物阻挡层，配置于该发射区的外围的至少一部分之上；以及
发射极金属硅化物，形成于该发射区的未被该金属硅化物阻挡层覆盖的中心部分。
8.根据权利要求6所述的横向双极结型晶体管，其特征在于，该发射区具有多边形形状。
9.根据权利要求6所述的横向双极结型晶体管，其特征在于，该横向双极结型晶体管是横向PNP型双极型晶体管，且该发射区是形成于N阱内的P+掺杂区。
10.根据权利要求6所述的横向双极结型晶体管，其特征在于，该横向双极结型晶体管是横向NPN型双极型晶体管，且该发射区是形成于P阱内的N+掺杂区，其中该P阱形成于深N阱之内。
11.根据权利要求6所述的横向双极结型晶体管，其特征在于，该横向双极结型晶体管还包括单侧轻掺杂漏极，位于该栅极的仅邻近于该集电区一侧的间隔区的正下方。
12.根据权利要求11所述的横向双极结型晶体管，其特征在于，邻近于该发射区一侧未设置轻掺杂漏极。
13.根据权利要求6所述的横向双极结型晶体管，其特征在于，在该栅极与该基区之间设置栅极介电层。
14.根据权利要求13所述的横向双极结型晶体管，其特征在于，该栅极介电层形成于形成用于输入输出电路的多个互补金属氧化物半导体元件的栅极氧化层的同时。
15.一种横向双极结型晶体管，其中该横向双极结型晶体管是横向NPN型双极结型晶体管，包括：
N+发射区；
P型基区，该P型基区是环绕该N+发射区的一部分P型衬底；
栅极，配置于至少一部分P型基区之上；
N+集电区，环绕该P型基区；
金属硅化物阻挡层，配置于该发射区的至少一部分外围之上；以及
发射极金属硅化物，形成于该发射区的未被该金属硅化物阻挡层覆盖的中心部分。
16.根据权利要求15所述的横向双极结型晶体管，其特征在于，该横向双极结型晶体管还包括单侧N型轻掺杂漏极，位于该栅极的仅邻近于该N+集电区一侧的间隔区的正下方。
17.根据权利要求16所述的横向双极结型晶体管，其特征在于，邻近于该N+发射区的一侧未设置轻掺杂漏极。
18.根据权利要求15所述的横向双极结型晶体管，其特征在于，该N+发射区具有多边形形状。
19.根据权利要求15所述的横向双极结型晶体管，其特征在于，在该栅极与该P型基区之间设置栅极介电层。
20.一种横向双极结型晶体管，包括：
发射区；
两个栅极叉指，配置于该发射区的相对的两侧；
基区，位于该两个栅极叉指的每一个之下；以及
两个集电区，配置于该两个栅极叉指的每一个的与该发射区相对的一侧；
其中，位于该两个栅极叉指之下的该基区不经历临界电压植入工艺。
21.根据权利要求20所述的横向双极结型晶体管，其特征在于，该横向双极结型晶体管是横向PNP型双极型晶体管，以及其中该发射区为形成于N阱内的P+掺杂区。
22.根据权利要求20所述的横向双极结型晶体管，其特征在于，该横向双极结型晶体管还包括单侧轻掺杂漏极，位于该两个栅极叉指的每一个的仅邻近于该集电区一侧的间隔区的正下方。
23.根据权利要求22所述的横向双极结型晶体管，其特征在于，邻近于该发射区一侧未设置轻掺杂漏极。
24.根据权利要求20所述的横向双极结型晶体管，其特征在于，在该两个栅极叉指的每一个与该基区之间设置栅极介电层。
25.根据权利要求24所述的横向双极结型晶体管，其特征在于，该栅极介电层形成于形成用于输入输出电路的多个互补金属氧化物半导体元件的栅极氧化层的同时。
26.根据权利要求20所述的横向双极结型晶体管，其特征在于，该两个栅极叉指互相电耦接。
27.根据权利要求26所述的横向双极结型晶体管，其特征在于，该两个栅极叉指通过多晶硅条或者金属线互相电耦接。
28.根据权利要求20所述的横向双极结型晶体管，其特征在于，该两个栅极叉指大体上互相平行。
29.根据权利要求20所述的横向双极结型晶体管，其特征在于，该横向双极结型晶体管还包括：
金属硅化物阻挡层，被配置于该发射区的至少一部分外围之上；以及
发射极金属硅化物，形成于未被该金属硅化物阻挡层覆盖的该发射区的中心部分。
30.一种横向双极结型晶体管，包括：
发射区；
第一集电区，与该发射区分离；
第二集电区，与该发射区分离且被配置于该发射区的与该第一集电区相对的一侧；
第一栅极叉指，位于该第一集电区与该发射区之间；
第二栅极叉指，位于该第二集电区与该发射区之间；以及
基区，位于该第一栅极叉指与该第二栅极叉指之下。
31.根据权利要求30所述的横向双极结型晶体管，其特征在于，该第一栅极叉指电耦接至该第二栅极叉指。
32.根据权利要求31所述的横向双极结型晶体管，其特征在于，该第一栅极叉指通过多晶硅条或者金属线电耦接至该第二栅极叉指。
33.根据权利要求30所述的横向双极结型晶体管，其特征在于，该第一栅极叉指与该第二栅极叉指大体上互相平行。
34.根据权利要求30所述的横向双极结型晶体管，其特征在于，该横向双极结型晶体管还包括该第一栅极叉指与该第一集电区之间的第一轻掺杂漏极区，且该第一轻掺杂漏极区具有与输入输出元件的掺杂浓度、核心元件的掺杂浓度或者其相加相同的掺杂浓度。
35.根据权利要求30所述的横向双极结型晶体管，其特征在于，该横向双极结型晶体管还包括该第二栅极叉指与该第二集电区之间的第二轻掺杂漏极区，且该第二轻掺杂漏极区具有与输入输出元件的掺杂浓度、核心元件的掺杂浓度或者其相加相同的掺杂浓度。
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