CN101782791A - 一种通信处理器芯片中的时钟/复位和配置控制器硬核 - Google Patents
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Abstract
本发明涉及一种通信处理器芯片中的时钟/复位和配置控制器硬核。本发明的硬核包括时钟/配置寄存器块、时钟引出块、休眠模式控制器、微处理器内核高速总线接口、时钟使能和块复位引出块。该硬核负责产生处理器芯片各功能模块工作所要求的时钟信号并分配到相应的功能模块中，并且还可以产生发送给处理器芯片内各功能模块的复位信号。该硬核也负责完成时钟门控以及完成正常模式与休眠模式之间的转换以实现处理器芯片低功耗目标。该硬核也包含用于维护处理器芯片基本系统设置的配置寄存器，还可以包含用于芯片识别的配置寄存器。本发明的硬核全面实现了对处理器的时钟系统等各方面的要求。
Description
技术领域
本发明属于一种通信处理器芯片中的时钟/复位和配置控制器硬核，属于处理器技术和微电子技术领域。
背景技术
时钟是处理器芯片中最重要的信号，微处理器芯片中的所有功能模块都是在时钟信号的驱动下，按照设计好的时序逻辑工作。
通常对处理器的时钟系统就有以下7个方面的要求：
1.须根据各功能模块工作速率的具体要求提供不同频率的时钟信号；
2.在收到处理器根据自身工作模式(包括正常模式、低速模式、空闲模式、睡眠模式)的改变而发出的控制信号时，可以动态地调整各模块时钟信号的频率，以达到降低处理器芯片功耗的目标；
3.微处理器内核通过配置寄存器控制时钟系统；
4.时钟系统在微处理器内核控制下，通过锁相环、多路选择复用器、分频器、时钟门控电路之间的相互配合，输出各功能模块所要求的时钟信号；
5.时钟系统可以通过对输出到各功能模块的时钟信号的开关，实现对各功能模块的使能(即开启)或去使能(即关闭)；
6.时钟系统用于控制各功能模块的使能信号、复位信号须与输出到相应模块的时钟信号保持同步，以避免时钟信号、使能信号、复位信号出现毛刺；
7.需要一个唤醒机制以实现处理器的状态可以从睡眠模式转换到正常模式。
在通信处理器芯片中都会包含有一个时钟控制器硬核，用于实现上述7个方面的功能。然而，若对于时钟控制器的设计仅考虑上述7个方面的因素的话，则远远不足以构成用于通信处理器芯片的时钟控制器硬核。对用于通信处理器芯片的时钟控制器硬核的设计还须考虑下述8个方面的要求：
1.时钟控制器硬核须直接与微处理器核内部高速总线相连接并工作在微处理器核内部高速总线时钟；
2.通信处理器芯片包含微处理器子系统和DSP子系统，DSP子系统中的调制解调器主定时器负责提供与移动通信网络传送时间保持同步的码片定时信号；时钟控制器硬核在睡眠模式与正常模式这2种状态转换过程中，需要与调制解调器主定时器采用握手方式完成调制解调器主定时器时钟信号切换，以保证调制解调器主定时器计时的准确性；
3.时钟控制器硬核对微处理器核内部高速总线时钟的控制必须是独立于其对微处理器子系统其它时钟和DSP子系统的时钟的控制之外的。
4.时钟控制器硬核须使用定时器对调制解调器主定时器的休眠时间计时，以确保调制解调器主定时器在精确的时间点完成睡眠模式与正常模式之间的状态转换。
5.在睡眠模式与正常模式之间的状态转换所涉及的时钟切换过程中，微处理器内核总是先将微处理器核内部高速总线时钟切换到由电压控制振荡器VCXO直接输出的高速时钟。
6.微处理器内核通过时钟控制器硬核控制时钟锁相环、电压控制振荡器VCXO、模拟基带单元BBA的供电开关。
7.时钟控制器硬核须支持使用微处理器复位信号或中断请求信号唤醒处于休眠状态的微处理器内核、DSP核、电压控制振荡器VCXO。
8.时钟控制器硬核须向模拟基带单元提供处理器芯片工作状态指示信号，以及时改变模拟基带单元的工作状态。
发明内容
本发明的目的就是提供一种通信处理器芯片中的时钟/复位和配置控制器硬核，该硬核的设计全面地实现了背景技术中提及的15个方面的要求。该硬核负责产生处理器芯片各功能模块工作所要求的时钟信号并分配到相应的功能模块中，并且还可以产生发送给处理器芯片内各功能模块的复位信号。该硬核也负责完成时钟门控以及完成正常模式与休眠模式之间的转换以实现处理器芯片低功耗目标。该硬核也包含用于维护处理器芯片基本系统设置的配置寄存器，还可以包含用于芯片识别的配置寄存器。
为实现发明目的，本发明的硬核采用如下技术方案：
一、系统构成
本发明的硬核包括以下功能子模块：时钟/配置寄存器块、时钟引出块、休眠模式控制器、微处理器内核高速总线接口、时钟使能和块复位引出块。
其中，时钟/配置寄存器块指的是由处理器芯片中所有与微处理器核内部高速总线相连接的寄存器、与这些寄存器读写操作有关的电路及电路部件、在这些寄存器触发下产生发给处理器芯片时钟系统的控制信号的电路及电路部件、在这些寄存器触发下产生的处理器芯片基本系统设置控制信号的有关电路及电路部件所构成的集合。微处理器内核通过微处理器核内部高速总线读写这些寄存器实现对处理器芯片内时钟系统的控制以及处理器芯片基本系统设置。由于这些寄存器通过内部高速总线与微处理器内核直接相连，因而微处理器内核可以高速读写这些寄存器，从而以最快的速度产生时钟系统的控制信号。时钟/配置寄存器块与微处理器核内部高速总线接口、时钟引出块、休眠模式控制器、时钟使能和块复位引出块之间都存在输入输出接口；时钟/配置寄存器块通过微处理器核内部高速总线接口接收来自微处理器内核的读写控制信号及写数据，并根据由微处理器内核输出的读写控制信号及写入数据的内容触发用于控制时钟引出块、休眠模式控制器、时钟使能和块复位引出块以及其它诸如时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器等与时钟控制相关的模块或部件的控制信号，以及触发用于处理器芯片基本系统设置的控制信号，并通过与这些模块的接口发送给这些模块；时钟/配置寄存器块还具有与模拟基带单元BBA之间的输入输出接口，根据由微处理器内核输出的读写控制信号及写入数据的内容，触发向模拟基带单元BBA输出的模拟基带单元BBA工作状态控制信号，并通过与模拟基带单元BBA的接口发送给模拟基带单元BBA，以控制模拟基带单元BBA跟随处理器芯片在正常模式、休眠模式以及空闲模式之间进行状态转换。
时钟引出块指的是处理器芯片中所有受控于时钟/配置寄存器块触发的控制信号且在时钟/配置寄存器块触发的控制信号的控制下产生处理器芯片所要求的全部时钟信号的电路及电路部件所构成的集合，该集合也包含将时钟/配置寄存器块和时钟使能和块复位引出块产生的、用于控制时钟锁相环、电压控制振荡器VCXO的控制信号转发给时钟锁相环、电压控制振荡器VCXO的电路；时钟引出块由时钟多路选择复用器、可编程时钟分频器、固定时钟分频器、脉冲吞没器等电路部件构成；时钟引出块与时钟/配置寄存器块、时钟使能和块复位引出块、片外时钟振荡源电路、片外时钟振荡源供电控制电路、时钟锁相环、模拟基带单元BBA、休眠模式控制器、微处理器核内部高速总线、微处理器外围设备以及数字信号处理器DSP子系统之间都存在输入输出接口；时钟引出块时钟通过与时钟/配置寄存器块之间的接口接收来自时钟/配置寄存器块触发的控制信号，通过与时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器、模拟基带单元、休眠模式控制器之间的接口接收来自时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器、模拟基带单元、休眠模式控制器等的时钟信号，在时钟/配置寄存器块触发的控制信号的控制下，将来自时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器、模拟基带单元、休眠模式控制器等的时钟信号转换成处理器芯片各个模块所要求速率的时钟信号，并通过与时钟/配置寄存器块、时钟使能和块复位引出块、微处理器核内部高速总线、微处理器外围设备以及数字信号处理器DSP子系统之间的接口输出到这些模块；同时，时钟引出块还将时钟/配置寄存器块和时钟使能和块复位引出块产生的、用于控制时钟锁相环、电压控制振荡器VCXO的控制信号转发给相应的时钟锁相环、电压控制振荡器VCXO的控制电路。
时钟使能和块复位引出块指的是处理器芯片中由下述电路及电路部件所构成的集合：1)在时钟/配置寄存器块触发的控制信号的控制下产生处理器芯片所要求的全部时钟使能信号及复位信号的电路及电路部件；2)在时钟/配置寄存器块触发的控制信号或微处理器中断控制器发来的中断请求信号的控制下产生发给微处理器内核、DSP内核、电压控制振荡器的唤醒或停止控制信号的电路及电路部件；时钟使能和块复位引出块与时钟/配置寄存器块、时钟引出块、微处理器中断控制器、微处理器内核及内部高速总线、微处理器外围设备、数字信号处理器DSP子系统之间存在输入输出接口；时钟使能和块复位引出块通过与时钟/配置寄存器块之间的接口接收来自时钟/配置寄存器块触发的控制信号，在时钟/配置寄存器块触发的控制信号的控制下，产生相应模块的时钟使能信号或复位信号，并将该时钟使能信号或复位信号通过与相应模块之间的接口输出到该模块；同时，时钟使能和块复位引出块还通过与时钟/配置寄存器块或微处理器中断控制器之间的接口接收来自时钟/配置寄存器块的控制信号或微处理器中断控制器的中断请求信号，使用时钟/配置寄存器块触发的控制信号或微处理器中断控制器发来的中断请求信号，产生微处理器内核、DSP内核、片外电压控制振荡器的停止控制信号和唤醒控制信号，并将微处理器内核、DSP内核的停止控制信号和唤醒控制信号分别通过与微处理器内核、数字信号处理器DSP子系统之间的接口，发给微处理器内核、DSP内核，以及将片外电压控制振荡器的停止控制信号和唤醒控制信号通过与时钟引出块之间的接口由时钟引出块发给片外电压控制振荡器的控制电路。
休眠模式控制器指的是处理器芯片中由下述电路及电路部件所构成的集合：1)在时钟/配置寄存器块触发的控制信号的控制下产生并输出发给调制解调器模块主定时器MSTR的握手信号的电路及电路部件；2)在时钟/配置寄存器块触发的控制信号的控制下完成对从低频率晶体振荡器输入的低频时钟频率的校准的电路及电路部件；3)在时钟/配置寄存器块触发的控制信号的控制下完成正常模式与休眠模式之间的转换过程中的微处理器外设、DSP外设、调制解调器模块的时钟切换的电路及电路部件；休眠模式控制器与时钟/配置寄存器块、调制解调器模块、时钟引出块、片外时钟振荡源之间存在输入输出接口；休眠模式控制器通过与片外时钟振荡源之间的接口接收来自片外时钟振荡源的时钟信号；休眠模式控制器通过与时钟/配置寄存器块之间的接口接收来自时钟/配置寄存器块触发的控制信号，在时钟/配置寄存器块触发的控制信号的控制下，产生正常模式与休眠模式之间的转换过程中发给调制解调器模块主定时器MSTR的握手信号，并通过与调制解调器模块之间的接口接收来自调制解调器模块主定时器MSTR发给时钟/复位和配置控制器硬核的握手信号，根据与调制解调器模块主定时器MSTR之间的握手完成对发给微处理器外设、DSP外设、调制解调器模块的时钟的切换；同时，休眠模式控制器在时钟/配置寄存器块触发的控制信号的控制下完成对从低频率晶体振荡器输入的低频时钟频率的校准；休眠模式控制器还通过与时钟引出块之间的接口，在时钟/配置寄存器块触发的控制信号的控制下，将正常模式与休眠模式之间的转换过程中所切换的微处理器外设、DSP外设、调制解调器模块时钟发给时钟引出块。
微处理器内核高速总线接口指的是将时钟/配置寄存器块与微处理器核内部高速总线相连接的接口，该接口将微处理器内核与时钟/配置寄存器块通过微处理器核内部高速总线相连接，实现微处理器内核通过微处理器核内部高速总线及该接口对时钟/配置寄存器块中的各个寄存器进行读写操作。通过微处理器内核高速总线接口输入输出的信号主要包括有总线地址信号、总线写指示信号、总线读指示信号、总线写数据块、总线读数据块、总线传送数据准备好指示信号、总线传送数据响应指示信号等。
二、时钟/复位和配置控制器硬核提供的时钟信号、复位信号、时钟使能信号、片外控制信号
常见的通信处理器芯片包含有微处理器子系统和数字信号处理器DSP子系统。其中，微处理器子系统包括有微处理器内核、微处理器核内部高速总线，与微处理器核内部高速总线相连接的总线复用器、中断控制器、访问解码器单元、存储器重映射单元、总线仲裁单元、仲裁配置单元、DMA(直接存储器访问)控制器、ROM控制器、RAM控制器、时钟/复位及配置控制器、用于微处理器与DSP通信的邮箱mailbox等功能单元，以及通用端口输入输出接口GPIO、键盘扫描器、USB接口、UART接口、终端SIM/UIM卡接口、通用时钟、看门狗Watchdog定时器等微处理器外围设备接口模块。数字信号处理器DSP子系统包含有数字信号处理器DSP核、DSP外围设备、通信调制解调器模块等。
本发明提出的通信处理器芯片中的时钟/复位和配置控制器硬核为上述的微处理器子系统和数字信号处理器DSP子系统提供时钟信号、复位信号、时钟使能信号。此外，该时钟/复位和配置控制器硬核还向处理器芯片外的时钟振荡源的供电控制电路提供开关控制信号，以及向时钟锁相环、模拟基带单元的供电控制电路提供开关控制信号，具备对时钟振荡源、时钟锁相环、模拟基带单元的供电的开关控制功能。
(1)本发明提出的时钟/复位和配置控制器硬核提供的时钟信号包括：向微处理器内核及与微处理器核内部高速总线相连接的各功能单元输出的微处理器核内部高速总线时钟信号、向微处理器外围设备输出的时钟信号、向数字信号处理器DSP内核输出的DSP内核时钟信号、、向DSP子系统的外围设备输出DSP外设时钟信号、向调制解调器模块输出的调制解调器模块时钟信号、向休眠模式定时器输出的低速休眠时钟信号等；
(2)本发明提出的时钟/复位和配置控制器硬核提供的复位信号包括：向与微处理器核内部高速总线相连接的各功能单元输出的复位信号、向微处理器外围设备输出的复位信号、向数字信号处理器DSP内核输出的DSP内核复位信号、向数字信号处理器DSP子系统的外围设备输出的DSP外设复位信号、向调制解调器模块输出的调制解调器模块复位信号；向休眠模式定时器输出的复位信号等；
(3)本发明提出的时钟/复位和配置控制器硬核提供的时钟使能信号包括：向与微处理器核内部高速总线相连接的相关功能单元输出的时钟使能信号、向微处理器外围设备输出的时钟使能信号、向数字信号处理器DSP内核输出的DSP内核时钟使能信号、向数字信号处理器DSP子系统的外围设备输出的DSP外设时钟使能信号、向调制解调器模块输出的调制解调器模块时钟使能信号、向休眠模式定时器输出的时钟使能信号；
(4)本发明提出的时钟/复位和配置控制器硬核提供的供电开关控制信号包括：向处理器芯片外的时钟振荡源的供电控制电路输出的开关控制信号、向时钟锁相环的供电控制电路输出的开关控制信号、向模拟基带单元的供电控制电路输出的开关控制信号。
三、时钟/复位和配置控制器硬核提供的时钟使能控制
本发明的时钟/复位和配置控制器硬核中的时钟引出块是该时钟/复位和配置控制器硬核中为处理器芯片产生并分发稳定的时钟信号的功能模块，该模块的时钟采用第一级时钟门控，即该模块产生的时钟可以通过对该硬核中的相应的寄存器进行编程来启动和关闭，因此该模块的时钟树可以由其自身降速或停止。
本发明的时钟/复位和配置控制器硬核中的时钟使能和块复位引出块产生并分发第二级时钟门控的时钟使能信号，即该模块产生的模块使能信号对相应模块的时钟实施门控，使得当某模块不被使用时，发给该模块的时钟将被停止。从时钟使能和块复位引出块发给处理器芯片的各模块的时钟使能信号都是低电平有效。
四、时钟/复位和配置控制器硬核输入的片外时钟振荡源的时钟信号
时钟/复位和配置控制器硬核接收来自片外时钟振荡源的时钟信号，时钟/复位和配置控制器硬核有三个输入时钟：
(1)来自高速高精确电压控制振荡器(VCXO)的时钟clk_vcxosq：该时钟clk_vcxosq可以是来自电源管理单元(PMU-IC)，也可以是直接来自VCXO，电源管理单元PMU-IC只是提供其供电电路；在休眠模式时电压控制振荡器VCXO被关闭。
(2)来自基带模拟单元BBA的高精确时钟clk_chipx8：该时钟clk_chipx8也可用于产生工作于正常模式时的处理器芯片所有内部时钟，在休眠模式下BBA的供电被关闭。
(3)来自低频率晶体振荡器OSC的时钟clk_osc：该时钟clk_osc可以是来自电源管理单元PMU-IC，也可以是直接来自低频率晶体振荡器OSC，电源管理单元PMU-IC只是提供其供电电路；该时钟用作休眠模式的时钟源，该时钟始终保持工作。
时钟/复位和配置控制器硬核为微处理器子系统和数字信号处理器DSP子系统提供独立的时钟锁相环产生倍速的时钟信号。为微处理器子系统和数字信号处理器DSP子系统提供独立的时钟锁相环产生倍速的时钟信号的好处，是可为微处理器子系统和数字信号处理器DSP子系统提供更好的时钟频率间隔和时钟频率范围控制。
五、时钟/复位和配置控制器硬核为两种工作模式提供时钟控制
本发明的时钟/复位和配置控制器硬核为通信处理器芯片的以下两种工作模式提供时钟控制：
正常模式：时钟/复位和配置控制器硬核采用电压控制振荡器VCXO或模拟基带单元BBA产生的快和准确的时钟，并更进一步用时钟锁相环实现时钟倍速以获得为支持微处理器子系统和数字信号处理器DSP子系统所要求的每秒百万指令(MIPS)所必需的频率。时钟/复位和配置控制器硬核产生的时钟可以在若干个高速时钟周期中完成时钟切换。时钟/复位和配置控制器硬核可以提供时钟使能信号启动和关闭通信处理器芯片内的有关模块的时钟信号。
休眠模式：在此模式，时钟/复位和配置控制器硬核采用低速晶振产生的时钟来提供低频休眠时钟。在休眠模式，时钟/复位和配置控制器硬核关闭时钟锁相环、模拟基带单元BBA和压控振荡器VCXO的供电，并将所有的时钟切换成低频休眠时钟。对于在休眠模式期间不须断电的单个模块，可以用时钟使能信号关闭其时钟信号，而且，如果可能的话，应在时钟模块(即时钟/复位和配置控制器硬核)内关闭该模块的时钟以避免其时钟线负载所产生的耗电。
六、正常模式和休眠模式之间的转换
通信处理器芯片包含微处理器子系统和DSP子系统，DSP子系统中的调制解调器主定时器负责提供控制通信信号收发的码片定时信号；因此调制解调器主定时器必须在精确的时间点完成睡眠模式与正常模式之间的状态转换，才有可能充分保障不会错过接收通信网络发来的信号，所以时钟控制器硬核在睡眠模式与正常模式这2种状态转换过程中，需要与调制解调器主定时器采用握手方式完成调制解调器主定时器时钟信号切换，以保证调制解调器主定时器计时的准确性，这样才能实现调制解调器主定时器在所有时间保持足够的定时准确性，包括在使用低频时钟的休眠模式期间。利用这一点，当通信处理器芯片从休眠到唤醒时，调制解调器搜索器寻找能量峰值以及与基站同步所用的搜索时间就可以显著地减少。因此，正常/休眠模式的转换就要求调制解调器主定时器MSTR和时钟模块(即时钟/复位和配置控制器硬核)之间有完美的握手机制：
进入休眠模式：微处理器内核发送休眠指令给时钟/复位和配置控制器硬核，时钟/复位和配置控制器硬核干净而无差错地将所有的时钟转换到低频时钟，并关闭时钟锁相环、模拟基带单元BBA和压控振荡器VCXO的供电。
退出休眠模式：任何来自中断设备产生的中断都会被时钟/复位和配置控制器硬核检测出，这时时钟/复位和配置控制器硬核将立即给压控振荡器VCXO上电，在压控振荡器VCXO的频率稳定下来后。时钟/复位和配置控制器硬核干净而无差错地将所有的时钟从低频时钟转换到高频时钟。
在模式转换期间，时钟/复位和配置控制器硬核中的各个寄存器内的编程值不变。
七、低频率晶体振荡器OSC的时钟校准
由于来自低频率晶体振荡器OSC的时钟是低精度时钟，时钟/复位和配置控制器硬核中的休眠模式控制器的校准单元完成对低频率晶体振荡器OSC的时钟的校准，即校准单元测量随温度和电压变化，低频率晶体振荡器OSC的时钟相对于电压控制振荡器VCXO参考时钟产生的漂移。为了延长手机的待机时间，要求休眠模式和短时隙寻呼运行时间的耗电很小。为了保持休眠模式的低功耗，需要采用低频率晶体振荡器OSC的时钟。因此，需要完成对低频率晶体振荡器OSC的时钟的校准，从而维护准确的调制解调器主定时器计时，从而缩短寻呼模式的运行时间。
八、时钟/复位和配置控制器硬核维护系统设置和芯片识别
时钟/复位和配置控制器硬核还包含用于维护以下设置的配置寄存器：
芯片标识ID
微处理器Bootrom(ROM存储器引导启动固件)版本，DSP Bootrom(ROM存储器引导启动固件)版本
存储器重映射设置
总线仲裁设置
芯片管脚复用控制。
本发明的硬核负责产生处理器芯片各功能模块工作所要求的时钟信号并分配到相应的功能模块中，并且还可以产生发送给处理器芯片内各功能模块的复位信号。该硬核也负责完成时钟门控以及完成正常模式与休眠模式之间的转换以实现处理器芯片低功耗目标。该硬核也包含用于维护处理器芯片基本系统设置的配置寄存器，还可以包含用于芯片识别的配置寄存器。本发明的硬核全面地实现了背景技术中提及的15个方面的要求。
附图说明
图1是本发明的组成框图，图1中的输入输出信号的说明如下：
1)clk_vcxosq：高精确电压控制振荡器VCXO/电源管理单元输入到时钟/复位和配置控制器硬核的高速时钟信号；
2)clk_chipx8：基带模拟单元BBA输入到时钟/复位和配置控制器硬核的高精确高速时钟信号；
3)vcxo_en：时钟/复位和配置控制器硬核向高速电压控制振荡器VCXO的控制电路输出的VCXO时钟使能信号；
4)clk_osc：低频率晶体振荡器OSC/电源管理单元输入到时钟/复位和配置控制器硬核的低速时钟信号；
5)clk_armmult：时钟引出块向微处理器子系统的时钟锁相环输出的时钟信号；
6)clk_PLLarm：微处理器子系统的时钟锁相环输入到时钟引出块的时钟信号；
7)clk_dspmult：时钟引出块向DSP子系统的时钟锁相环输出的时钟信号；
8)clk_PLLdsp：DSP子系统的时钟锁相环输入到时钟引出块的时钟信号；
9)osc_pwdn：时钟引出块向片外高速时钟振荡源供电控制电路输出片外时钟振荡源供电控制信号；
10)clk_ahb：时钟引出块向微处理器核内部高速总线输出的高速总线时钟信号；
11)clk_ext：时钟引出块向处理器片外输出的外部时钟信号；
12)clk_keypad：时钟引出块向键盘扫描控制器输出的键盘时钟信号；
13)clk_cputmr：时钟引出块向微处理器通用定时器输出的通用定时器时钟信号；
14)clk_dsp：时钟引出块向DSP核输出的DSP时钟信号；
15)clk_dsptmr：时钟引出块向DSP外设输出的DSP外设定时器时钟信号；
16)clk_chipx16：时钟引出块向调制解调器模块输出的调制解调器模块主时钟信号；
17)clk_bufvcxo：休眠模式控制器向DSP外围设备输出的缓冲时钟信号；
18)clk_sleep：休眠模式控制器向休眠模式定时器输出的低速休眠时钟信号；
19)MSTR握手信号：休眠模式控制器与调制解调器模块主定时器之间的时钟切换握手信号；
20)ARM中断：时钟使能和块复位收到的来自微处理器中断源的中断请求信号；
21)Clock使能：时钟使能和块复位输出的时钟使能信号；
22)Block复位：时钟使能和块复位输出的模块复位信号；
23)配置设置：时钟/复位和配置控制器硬核输出的系统配置设置信号；
24)AHB信号：时钟/复位和配置控制器硬核通过微处理器核内部高速总线输入输出的信号。
图2是时钟引出块和休眠模式控制器的构成框图。
具体实施方式
图1是本发明提出的通信处理器芯片中的时钟/复位和配置控制器硬核组成框图。该硬核由以下五个功能子模块构成：(1)时钟/配置寄存器块(REG_BLK)；(2)时钟引出块(CLK_DERV)；(3)休眠模式控制器(SMC)；(4)微处理器内核高速总线接口(AHB_IF)；(5)时钟使能和块复位引出块(ENRST_DERV)。
其中，时钟/配置寄存器块指的是由处理器芯片中所有与微处理器核内部高速总线相连接的寄存器、与这些寄存器读写操作有关的电路及电路部件、在这些寄存器触发下产生发给处理器芯片时钟系统的控制信号的电路及电路部件、在这些寄存器触发下产生的处理器芯片基本系统设置控制信号的有关电路及电路部件所构成的集合。微处理器内核通过微处理器核内部高速总线读写这些寄存器实现对处理器芯片内时钟系统的控制以及处理器芯片基本系统设置。由于这些寄存器通过内部高速总线与微处理器内核直接相连，因而微处理器内核可以高速读写这些寄存器，从而以最快的速度产生时钟系统的控制信号。时钟/配置寄存器块包含有：1)与时钟切换控制有关的寄存器，2)与时钟分频控制有关的寄存器，3)与时钟锁相环控制有关的寄存器，4)与休眠模式控制有关的寄存器，5)与低频时钟校准有关的寄存器，6)与时钟使能控制有关的寄存器，7)与复位控制有关的寄存器，8)与外部时钟振荡器供电控制有关的寄存器，9)与模拟基带单元BBA控制有关的寄存器，10)用于在处理器芯片上电启动过程中对系统进行设置的系统配置寄存器，11)以及用于芯片识别的配置寄存器等。时钟/配置寄存器块与微处理器核内部高速总线接口、时钟引出块、休眠模式控制器、时钟使能和块复位引出块之间都存在输入输出接口；时钟/配置寄存器块通过微处理器核内部高速总线接口接收来自微处理器内核的读写控制信号及写数据，并根据由微处理器内核输出的读写控制信号及写入数据的内容触发用于控制时钟引出块、休眠模式控制器、时钟使能和块复位引出块以及其它诸如时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器等与时钟控制相关的模块或部件的控制信号，以及触发用于处理器芯片基本系统设置的控制信号，并通过与这些模块的接口发送给这些模块；时钟/配置寄存器块还具有与模拟基带单元BBA之间的输入输出接口，根据由微处理器内核输出的读写控制信号及写入数据的内容，触发向模拟基带单元BBA输出的模拟基带单元BBA工作状态控制信号，并通过与模拟基带单元BBA的接口发送给模拟基带单元BBA，以控制模拟基带单元BBA跟随处理器芯片在正常模式、休眠模式以及空闲模式之间进行状态转换。
时钟引出块指的是处理器芯片中所有受控于时钟/配置寄存器块触发的控制信号且在时钟/配置寄存器块触发的控制信号的控制下产生处理器芯片所要求的全部时钟信号的电路及电路部件所构成的集合，该集合也包含将时钟/配置寄存器块和时钟使能和块复位引出块产生的、用于控制时钟锁相环、电压控制振荡器VCXO的控制信号转发给时钟锁相环、电压控制振荡器VCXO的电路；时钟引出块由时钟多路选择复用器、可编程时钟分频器、固定时钟分频器、脉冲吞没器等电路部件构成；时钟引出块与时钟/配置寄存器块、时钟使能和块复位引出块、片外时钟振荡源电路、片外时钟振荡源供电控制电路、时钟锁相环、模拟基带单元BBA、休眠模式控制器、微处理器核内部高速总线、微处理器外围设备以及数字信号处理器DSP子系统之间都存在输入输出接口；时钟引出块时钟通过与时钟/配置寄存器块之间的接口接收来自时钟/配置寄存器块触发的控制信号，通过与时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器、模拟基带单元、休眠模式控制器之间的接口接收来自时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器、模拟基带单元、休眠模式控制器等的时钟信号，在时钟/配置寄存器块触发的控制信号的控制下，将来自时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器、模拟基带单元、休眠模式控制器等的时钟信号转换成处理器芯片各个模块所要求速率的时钟信号，并通过与时钟/配置寄存器块、时钟使能和块复位引出块、微处理器核内部高速总线、微处理器外围设备以及数字信号处理器DSP子系统之间的接口输出到这些模块；同时，时钟引出块还将时钟/配置寄存器块和时钟使能和块复位引出块产生的、用于控制时钟锁相环、电压控制振荡器VCXO的控制信号转发给相应的时钟锁相环、电压控制振荡器VCXO的控制电路。
时钟使能和块复位引出块指的是处理器芯片中由下述电路及电路部件所构成的集合：1)在时钟/配置寄存器块触发的控制信号的控制下产生处理器芯片所要求的全部时钟使能信号及复位信号的电路及电路部件；2)在时钟/配置寄存器块触发的控制信号或微处理器中断控制器发来的中断请求信号的控制下产生发给微处理器内核、DSP内核、电压控制振荡器的唤醒或停止控制信号的电路及电路部件；时钟使能和块复位引出块与时钟/配置寄存器块、时钟引出块、微处理器中断控制器、微处理器内核及内部高速总线、微处理器外围设备、数字信号处理器DSP子系统之间存在输入输出接口；时钟使能和块复位引出块通过与时钟/配置寄存器块之间的接口接收来自时钟/配置寄存器块触发的控制信号，在时钟/配置寄存器块触发的控制信号的控制下，产生相应模块的时钟使能信号或复位信号，并将该时钟使能信号或复位信号通过与相应模块之间的接口输出到该模块；同时，时钟使能和块复位引出块还通过与时钟/配置寄存器块或微处理器中断控制器之间的接口接收来自时钟/配置寄存器块的控制信号或微处理器中断控制器的中断请求信号，使用时钟/配置寄存器块触发的控制信号或微处理器中断控制器发来的中断请求信号，产生微处理器内核、DSP内核、片外电压控制振荡器的停止控制信号和唤醒控制信号，并将微处理器内核、DSP内核的停止控制信号和唤醒控制信号分别通过与微处理器内核、数字信号处理器DSP子系统之间的接口，发给微处理器内核、DSP内核，以及将片外电压控制振荡器的停止控制信号和唤醒控制信号通过与时钟引出块之间的接口由时钟引出块发给片外电压控制振荡器的控制电路。
休眠模式控制器指的是处理器芯片中由下述电路及电路部件所构成的集合：1)在时钟/配置寄存器块触发的控制信号的控制下产生并输出发给调制解调器模块主定时器MSTR的握手信号的电路及电路部件；2)在时钟/配置寄存器块触发的控制信号的控制下完成对从低频率晶体振荡器输入的低频时钟频率的校准的电路及电路部件；3)在时钟/配置寄存器块触发的控制信号的控制下完成正常模式与休眠模式之间的转换过程中的微处理器外设、DSP外设、调制解调器模块的时钟切换的电路及电路部件；休眠模式控制器与时钟/配置寄存器块、调制解调器模块、时钟引出块、片外时钟振荡源之间存在输入输出接口；休眠模式控制器通过与片外时钟振荡源之间的接口接收来自片外时钟振荡源的时钟信号；休眠模式控制器通过与时钟/配置寄存器块之间的接口接收来自时钟/配置寄存器块触发的控制信号，在时钟/配置寄存器块触发的控制信号的控制下，产生正常模式与休眠模式之间的转换过程中发给调制解调器模块主定时器MSTR的握手信号，并通过与调制解调器模块之间的接口接收来自调制解调器模块主定时器MSTR发给时钟/复位和配置控制器硬核的握手信号，根据与调制解调器模块主定时器MSTR之间的握手完成对发给微处理器外设、DSP外设、调制解调器模块的时钟的切换；同时，休眠模式控制器在时钟/配置寄存器块触发的控制信号的控制下完成对从低频率晶体振荡器输入的低频时钟频率的校准；休眠模式控制器还通过与时钟引出块之间的接口，在时钟/配置寄存器块触发的控制信号的控制下，将正常模式与休眠模式之间的转换过程中所切换的微处理器外设、DSP外设、调制解调器模块时钟发给时钟引出块。
微处理器内核高速总线接口指的是将时钟/配置寄存器块与微处理器核内部高速总线相连接的接口，该接口将微处理器内核与时钟/配置寄存器块通过微处理器核内部高速总线相连接，实现微处理器内核通过微处理器核内部高速总线及该接口对时钟/配置寄存器块中的各个寄存器进行读写操作。通过微处理器内核高速总线接口输入输出的信号主要包括有总线地址信号、总线写指示信号、总线读指示信号、总线写数据块、总线读数据块、总线传送数据准备好指示信号、总线传送数据响应指示信号等。
图1所示的时钟/配置寄存器块通过与微处理器核内部高速总线接口、时钟引出块、休眠模式控制器、时钟使能和块复位引出块之间的接口输入输出的信号主要包括：
1)通过微处理器内核高速总线接口输入输出的信号主要包括：时钟/配置寄存器块接收自高速总线接口输入的总线地址信号、总线传送类型指示信号、总线写指示信号、总线读指示信号、总线传送数据长度指示信号、总线写数据块、时钟/配置寄存器块选择信号、总线传送数据准备好指示信号等；时钟/配置寄存器块向高速总线接口输出的总线读数据块、总线传送数据完成指示信号、总线传送数据响应指示信号等；
2)通过与时钟引出块之间的接口输入输出的信号主要包括：时钟/配置寄存器块向时钟引出块输出的时钟多路选择复用器选择控制信号、脉冲吞没器使能信号、时钟锁相环控制信号、可编程时钟分频器控制信号、脉冲吞没器分频控制信号、关闭时钟锁相环电源的指示信号、时钟锁相环分频器分频比选择信号、时钟锁相环旁路控制信号、片外时钟振荡源供电控制信号等；时钟/配置寄存器块接收自时钟引出块输入的微处理器核内部高速总线时钟信号等；
3)通过与时钟使能和块复位引出块之间的接口输入输出的信号主要包括：时钟/配置寄存器块向时钟使能和块复位引出块输出的处理器芯片复位状态控制信号、微处理器子系统时钟使能控制信号、DSP核时钟使能控制信号、DSP外围设备时钟使能控制信号、调制解调器模块时钟使能控制信号、微处理器子系统复位控制信号、DSP核复位控制信号、DSP外围设备复位控制信号、调制解调器模块复位控制信号、看门狗定时器复位指示信号、处理器芯片上电复位指示信号、片外时钟振荡源供电控制信号等；
4)通过与休眠模式控制器之间的接口输入输出的信号主要包括：时钟/配置寄存器块向休眠模式控制器输出的休眠模式控制信号、低频时钟校准使能信号等，时钟/配置寄存器块接收来自休眠模式控制器输出的低频时钟校准完成信号等；
5)通过与模拟基带单元BBA之间的接口输入输出的信号主要包括：时钟/配置寄存器块向模拟基带单元BBA输出的模拟基带单元BBA工作状态控制信号；
6)时钟/配置寄存器块与连接在微处理器内核高速总线上的功能单元之间存在输入输出接口。在处理器芯片上电启动过程中，微处理器内核通过对系统配置寄存器进行编程设置，实现对连接在微处理器内核高速总线上的功能单元实施参数配置。
图2所示是本发明提出的通信处理器芯片中的时钟/复位和配置控制器硬核中所用时钟引出器的结构框图(框图中还包括有1个休眠模式控制器)。该时钟引出块由时钟多路选择复用器、可编程时钟分频器、固定时钟分频器、脉冲吞没器等电路部件构成。
1)主要功能：
时钟引出块是时钟/复位和配置控制器硬核中为处理器芯片产生并分发稳定的时钟信号的功能模块，该模块采用第一级时钟门控。从时钟使能和块复位引出块发给每个模块的时钟使能信号都是低电平有效。
此外，当处理器芯片在正常模式和睡眠模式这两种状态之间进行转换时，时钟引出块输出给微处理器外围设备、数字信号处理器DSP外设、调制解调器模块的时钟受休眠模式控制器(SMC)的控制完成时钟切换。而时钟引出块输出给微处理器内核、DSP内核的时钟也根据休眠模式控制器与调制解调器模块主定时器之间的握手完成时钟切换。
2)输入时钟
时钟引出块接收来自片外时钟振荡源的时钟信号。在附图2中，时钟引出块有三个输入时钟：
①来自高速高精确电压控制振荡器(VCXO)的时钟clk_vcxosq：该时钟clk_vcxosq可以是来自电源管理单元(PMU-IC)，也可以是直接来自VCXO，电源管理单元PMU-IC只是提供其供电电路；在休眠模式时电压控制振荡器VCXO被关闭。
②来自基带模拟单元BBA的高精确时钟clk_chipx8：该时钟clk_chipx8也可用于产生工作于正常模式时的处理器芯片所有内部时钟，在休眠模式下BBA的供电被关闭。
③来自低频率晶体振荡器OSC的时钟clk_osc：该时钟clk_osc可以是来自电源管理单元PMU-IC，也可以是直接来自低频率晶体振荡器OSC，电源管理单元PMU-IC只是提供其供电电路；该时钟用作休眠模式的时钟源，该时钟始终保持工作。
在某些情况下，时钟引出块也可以不输入来自基带模拟单元BBA的高精确时钟clk_chipx8。
3)时钟锁相环
当处理器芯片中存在数字信号处理器DSP子系统时，DSP子系统和微处理器子系统使用独立的时钟锁相环PLL，以实现提供时钟频率选择的最大灵活性，如附图1中所示，DSP DLL是DSP子系统的时钟锁相环PLL，ARM DLL是微处理器子系统的时钟锁相环PLL。锁相环ARM DLL和DSP DLL均包含有一个Mod2(模2)前置分频器和一个Mod2后置分频器被用来得到期望的频率。
4)可编程脉冲吞没器
如附图2中所示，在时钟引出块中有两个相同的可编程脉冲吞没器PSW0和PSWA1。它们被用于产生与输入时钟频率之间的比率是分数的输出时钟。可编程脉冲吞没器PSW0用来产生高速时钟clk_chipx16。PSWA1被用于产生外部时钟clk_ext。
可编程脉冲吞没器PSW0和PSWA1产生的分频算法如下：
Fout＝(M/N)*Fin
式中，Fin、Fout分别是可编程脉冲吞没器的输入、输出时钟的频率，M和N是可编程脉冲吞没器的可编程整数，且N＞＝M。
5)时钟分频器
如图2中所示，在时钟引出块中，FDIV1、FDIV2、FDIV6是固定分频器，PDIV0、PDIV1、PDIV2、PDIV3、PDIV4、PDIV5、PDIV6、PDIV7、PDIV8、PDIV9、PDIV10是可编程分频器.可编程器分频器被用于对cpu定时器、键盘扫描器、DSP定时器、UART接口、用户接口模块(UIM)、USB接口、IIC接口等模块的时钟进行编程处理。编程的分频比从2到128，如不需要使用分频器，分频器也可以被关闭。图2中各时钟分频器功能是：
a.FDIV1对clk_vcxosq进行二分频，用于产生输入到锁相环ARM PLL、DSPDLL的时钟信号clk_armmult、clk_dspmult；
b.FDIV2对锁相环ARM PLL输出的clk_pllarm进行二分频，用于产生并输出微处理器核内部高速总线时钟信号clk_ahb；
c.FDIV6对可编程分频器PDIV7输出的时钟信号进行固定分频，用于产生并输出键盘扫描器时钟clk_keypad；
d.PDIV0对休眠模式控制器输出的时钟信号进行分频，用于获得输出到处理器外部设备控制器模块的时钟；
e.PDIV1对PDIV0输出的时钟信号进行分频，用于产生并输出DSP定时器时钟clk_dsptmr；
f.PDIV2对PDIV0输出的时钟信号进行分频，用于产生并输出处理器通用定时器时钟clk_gpt；
g.PDIV3对PDIV0输出的时钟信号进行分频，用于产生并输出UART时钟clk_uart；
h.PDIV4对PDIV0输出的时钟信号进行分频，用于产生并输出IIC接口时钟clk_iic；
i.PDIV5对PDIV0输出的时钟信号进行分频，用于产生并输出UIM接口时钟clk_uim；
j.PDIV6对PDIV0输出的时钟信号进行分频，用于产生并输出USB接口时钟clk_usb；
k.PDIV7对PDIV0输出的时钟信号进行分频，用于产生输出到FDIV6的时钟；
l.PDIV8对PDIV0输出的时钟信号进行分频，用于产生输出到PSWA1的时钟；
m.PDIV9对时钟多路选择复用器M9输出的时钟信号进行分频，用于产生输出到时钟多路选择复用器M6的时钟；
n.PDIV10对PDIV2输出的时钟信号进行再分频，用于产生输出到看门狗定时器的时钟clk_wdt。
6)时钟多路选择复用器
如附图2中所示，在时钟引出块中，M1、M2、M3、M5、M6、M8、M9是时钟多路选择复用器。时钟多路选择复用器提供不同需求下的灵活的频率输出选项。并且，时钟引出块还利用时钟多路选择复用器及对锁相环ARM PLL或DSP PLL的相应M选择信号控制端和P选择信号线控制端进行编程，就可以从若干时钟频率中选择出其一作为相应锁相环输出的时钟信号频率。
图2中各时钟多路选择复用器功能是：
a.M1的输出受与时钟切换控制有关的寄存器的1个比特位clk_ctrl[4]触发的M1控制信号的控制，当clk_ctrl[4]＝1时，M1输出时钟信号clk_chipx8；当clk_ctrl[4]＝0时，M1输出高精确电压控制振荡器VCXO的时钟clk_vcxosq被二分频后的时钟信号；
b.M2的输出受与时钟切换控制有关的寄存器的2个比特位clk_ctrl[1:0]触发的M2控制信号的控制，当clk_ctrl[1:0]＝10时，M2输出从M8输入的时钟信号作为微处理器核内部高速总线时钟clk_ahb；当clk_ctrl[1:0]＝01时，M2输出高速时钟信号clk_chipx8作为微处理器核内部高速总线时钟clk_ahb；当clk_ctrl[1:0]＝00时，M2输出来自高精确电压控制振荡器VCXO的时钟clk_vcxosq作为微处理器核内部高速总线时钟clk_ahb；当clk_ctrl[1:0]＝11时，M2输出低频率晶体振荡器OSC的时钟clk_osc作为微处理器核内部高速总线时钟clk_ahb；
c.M3的输出受与时钟切换控制有关的寄存器的1个比特位clk_ctrl[5]触发的M3控制信号的控制，当clk_ctrl[5]＝1时，M3输出高精确电压控制振荡器VCXO的时钟clk_vcxosq被二分频后的时钟信号；当clk_ctrl[5]＝0时，M3输出时钟信号clk_chipx8；
d.M5的输出受与时钟切换控制有关的寄存器的2个比特位clk_ctrl[3:2]触发的M5控制信号的控制，当clk_ctrl[3:2]＝10时，M5输出从M9输入的时钟信号作为DSP时钟clk_dspmux；当clk_ctrl[3:2]＝01时，M5输出高速时钟信号clk_chipx8作为微处理器核内部高速总线时钟clk_ahb；当clk_ctrl[3:2]＝00时，M5输出来自高精确电压控制振荡器VCXO的时钟clk_vcxosq作为微处理器核内部高速总线时钟clk_ahb；当clk_ctrl[3:2]＝11时，M5输出低频率晶体振荡器OSC的时钟clk_osc作为微处理器核内部高速总线时钟clk_ahb；
e.M6的输出受与时钟切换控制有关的寄存器的2个比特位clk_ctrl[8:7]与mstr_sleep_gnt(休眠模式控制器输出的调制解调器模块主时钟休眠指示信号)进行与运算的结果所触发的M6控制信号的控制，当与运算的结果＝1x时，M6输出从PDIV9输入的时钟信号作为调制解调器模块的时钟信号clk_chipx16；当与运算的结果＝00时，M6输出自休眠模式控制器输入的时钟信号作为调制解调器模块的时钟信号clk_chipx16；当与运算的结果＝01时，M6输出来自PSWA0输出的时钟作为调制解调器模块的时钟信号clk_chipx16；
f.M8的输出受处理器时钟锁相环旁路控制信号pllarm_pd的控制，当pllarm_pd＝1时，M8输出来自M1的输入作为输出的时钟信号；当pllarm_pd＝0时，M8输出来自处理器时钟锁相环输出的时钟clk_pllarm被二分频后的时钟信号；
g.M9的输出受DSP时钟锁相环旁路控制信号plldsp_pd的控制，当plldsp_pd＝1时，M9输出来自M3的输入作为输出的时钟信号；当plldsp_pd＝0时，M9输出来自DSP时钟锁相环输出的时钟clk_plldsp。
7)输入输出信号：
时钟引出块与时钟/配置寄存器块、时钟使能和块复位引出块、片外时钟振荡源电路、片外时钟振荡源供电控制电路、时钟锁相环、微处理器核内部高速总线、微处理器外围设备以及数字信号处理器DSP子系统之间都存在输入输出接口；时钟引出块通过这些接口输入输出的信号主要包括：
a.通过与时钟/配置寄存器块之间的接口输入输出的信号主要包括：时钟引出块接收来自时钟/配置寄存器块输入的时钟多路选择复用器选择控制信号、脉冲吞没器使能信号、时钟锁相环控制信号、片外时钟振荡源供电控制信号、时钟分频器控制信号、脉冲吞没器分频控制信号、关闭时钟锁相环电源的指示信号、时钟锁相环分频器分频比选择信号、时钟锁相环旁路控制信号等；时钟引出块向时钟/配置寄存器块输出的内核高速总线时钟信号等；
b.通过与片外时钟振荡源电路之间的接口输入输出的信号主要包括：时钟引出块接收来自外部高精确电压控制振荡器VCXO的时钟clk_vcxosq、来自基带模拟单元BBA的高精确时钟clk_chipx8、来自低频率晶体振荡器OSC的时钟clk_osc，时钟引出块向片外高速电压控制振荡器VCXO的控制电路输出VCXO时钟使能信号vcxo_en等；
c.通过与时钟锁相环之间的接口输入输出的信号主要包括：时钟引出块向外部微处理器子系统的时钟锁相环输出的时钟信号clk_armmult、锁相环后置分频器比率选择信号PLLarm_psel、锁相环反馈分频器比率选择信号PLLarm_msel、关闭锁相环供电信号PLLarm_pd高电平有效、该锁相环电流振荡器输出旁路信号PLLarm_direct、锁相环输入时钟信号旁路信号PLLarm_bypas，时钟引出块接收来自外部微处理器子系统的时钟锁相环输入的时钟信号clk_PLLarm、处理器时钟锁相环锁定检测信号PLLarm_lock；时钟引出块向外部DSP子系统的时钟锁相环输出的时钟信号clk_dspmult、锁相环后置分频器比率选择信号PLLdsp_psel、锁相环反馈分频器比率选择信号PLLdsp_msel、关闭锁相环供电信号PLLdsp_pd高电平有效、锁相环电流振荡器输出旁路信号PLLdsp_direct、锁相环输入时钟信号旁路信号PLLdsp_bypas；时钟引出块接收来自外部DSP子系统的时钟锁相环输入的时钟信号clk_PLLdsp、DSP时钟锁相环锁定检测信号PLLdsp_lock等；
d.通过与时钟使能和块复位引出块之间的接口输入输出的信号主要包括：时钟引出块接收来自时钟使能和块复位引出块输入的片外时钟振荡源VCXO时钟使能信号vcxo_en等；
e.通过与片外时钟振荡源供电控制电路之间的接口输入输出的信号主要包括：时钟引出块向片外高速时钟振荡源供电控制电路输出片外时钟振荡源供电控制信号等；
f.通过与微处理器核内部高速总线之间的接口输入输出的信号主要包括：时钟引出块向微处理器核内部高速总线输出的高速总线时钟信号clk_ahb等；
g.通过与微处理器外围设备之间的接口输入输出的信号主要包括：时钟引出块向GPIO接口输出的GPIO时钟信号clk_CPIO、向处理器片外输出的外部时钟信号clk_ext、向键盘扫描控制器输出的键盘时钟信号clk_keypad、向USB接口控制器输出的USB时钟信号clk_usb、向UART接口控制器输出的UART时钟信号clk_uart、向IIC接口控制器输出的IIC时钟信号clk_iic、向看门狗定时器输出看门狗定时器时钟信号clk_wdt、向通用定时器输出的通用定时器时钟信号clk_gpt、向用户接口模块控制器输出的用户接口模块时钟信号clk_uim等；
h.通过与DSP子系统之间的接口输入输出的信号主要包括：时钟引出块向DSP核输出的DSP时钟信号clk_dspmux、向调制解调器模块输出的调制解调器模块主时钟信号clk_chipx16等。
图2中还示出了本发明提出的通信处理器芯片中的时钟/复位和配置控制器硬核中所用休眠模式控制器的结构框图。该休眠模式控制器由握手控制单元(Shakehand Control)、边沿检测器(Edge Detector)、校准单元(CalibrationUnit)、时钟多路选择复用器M7、二分频器FDIV5构成。
1)休眠模式控制器的主要功能
以下是休眠模式控制器的主要功能：
①在时钟/配置寄存器块触发的控制信号的控制下在正常模式与休眠模式之间的转换过程中产生并输出发给调制解调器模块主定时器MSTR的握手信号，并根据接收到的调制解调器模块主定时器MSTR反馈给休眠模式控制器的握手信号，完成时钟/复位和配置控制器硬核与调制解调器模块主定时器MSTR之间的休眠/正常模式状态转换的握手；
②校准从低频率晶体振荡器输入的低频时钟信号的频率；
③在时钟/配置寄存器块触发的控制信号的控制下，完成正常模式与休眠模式之间的转换过程中微处理器外设、DSP外设、调制解调器模块的时钟切换。
如图2所示，休眠模式控制器分为四个主要部分。握手控制单元产生用于控制高/低频率时钟切换的相应的控制信号。边沿检测器用于检测出低频率时钟的上升和下降沿，并提供给校准单元。校准单元以单位时间内高频率时钟周期的计数结果作为基准，判断单位时间内从低频率振荡器输入的低频时钟信号的频率偏差，从而确定休眠模式定时器的定时时长所需纠正的时长偏差。时钟多路选择复用器M7用于完成在握手控制单元的时钟切换信号的控制下实现高/低频率时钟的准确切换。附图2中的二分频器FDIV5对其输入的、来自低频率晶体振荡器输入的低频时钟信号clk_osc进行二分频，其二分频后的低频时钟信号分成二路输出，一路输出到时钟多路选择复用器M7的输入端，作为时钟多路选择复用器M7可以选择输出的时钟信号之一。另一路输出到握手控制单元，以便握手控制单元利用输入的低频时钟信号的上升沿或下降沿决定高/低频率时钟切换的准确时间点。来自外部高精确电压控制振荡器VCXO的时钟clk_vcxosq，除了作为休眠模式控制器输出的高速时钟信号之外，同时也作为休眠模式控制器工作时钟信号。
2)输入输出信号
休眠模式控制器与时钟/配置寄存器块、调制解调器模块、时钟引出块、片外时钟振荡源之间存在输入输出接口；休眠模式控制器通过这些接口输入输出的信号主要包括：
a.通过与时钟/配置寄存器块之间的接口输入输出的信号主要包括：休眠模式控制器接收自时钟/配置寄存器块输入的休眠模式控制信号、低频时钟校准使能信号；休眠模式控制器向时钟/配置寄存器块输出的低频时钟校准完成信号；
b.通过与DSP子系统之间的接口输入输出的信号主要包括：休眠模式控制器向调制解调器模块输出的调制解调器模块主时钟休眠指示信号、调制解调器模块主时钟休眠中止指示信号、时钟信号；休眠模式控制器接收自调制解调器模块输入的调制解调器模块主时钟休眠请求信号；休眠模式控制器向DSP外围设备输出的缓冲时钟信号clk_bufvcxo；向休眠模式定时器输出的低速休眠时钟信号clk_sleep；向调制解调器模块和休眠模式定时器输出的调制解调器模块主时钟休眠认可信号、调制解调器模块主时钟休眠中止认可信号；
c.通过与时钟引出块之间的接口输入输出的信号主要包括：休眠模式控制器向时钟引出块输出的调制解调器模块主时钟休眠认可信号、调制解调器模块主时钟休眠中止认可信号、时钟信号；
d.通过与片外时钟振荡源之间的接口输入输出的信号主要包括：休眠模式控制器接收来自片外高速电压控制振荡器VCXO的时钟clk_vcxosq，除了作为休眠模式控制器输出的高速时钟信号外，同时也作为休眠模式控制器工作时钟信号；休眠模式控制器接收来自低频率晶体振荡器OSC的时钟clk_osc。
3)校准过程
低频率晶振输出的时钟信号频率远不如高精确电压控制振荡器VCXO输出的时钟信号频率精确。
为了保持跟踪低频率晶振输出的时钟信号频率相对于高精确电压控制振荡器VCXO输出的时钟信号的偏差，每隔一定时间进行时钟校准是必要的。对低频率晶振输出的时钟信号频率的校准应在芯片进入休眠模式之前完成，以便休眠模式控制器将低频率晶振输出的时钟信号频率误差数据发送给微处理器内核。
休眠模式控制器中的校准单元完成低频率晶振输出的时钟信号的校准，即校准单元测量随温度和电压变化，低频时钟相对于高精确电压控制振荡器VCXO输出参考时钟产生的漂移。
微处理器内核软件应在开机后微处理器内核进入睡眠模式前初始化校准。校准过程如下：
a.校准单元中有两个计数器NFAST和NSLOW，这两个计数器都由clk_vcxosq驱动进行计时。在每一个高精确电压控制振荡器VCXO输出的时钟周期，NFAST的计数值NFAST_COUNT加一。边沿检测器每检测到一个低频率晶振输出的时钟周期的上升沿，NSLOW的值加一。在校准前，微处理器内核在与低频时钟校准有关的寄存器中设置整个校准时间所需检测到的低频率晶振输出的时钟周期数CALIB_NSLOW_VAL，以及在与低频时钟校准有关的寄存器中设置整个校准时间所需检测到的高精确电压控制振荡器VCXO输出的时钟周期数CALIB_NFAST_VAL；
b.微处理器内核通过对与休眠模式控制有关的寄存器进行设置而触发低频时钟校准使能信号calib_en，使得边沿检测器开始工作并且两个计数器NFAST和NSLOW开始计数；
c.当NSLOW_COUNT＝CALIB_NSLOW_VAL时，校准单元向微处理器内核输出校准结束指示信号calib_done，边沿检测器停止工作，2个计数器停止计数；
d.微处理器内核读取CALIB_NFAST_VAL的值，用于与NFAST_COUNT的值相比较。之后，它依据下面的原理获得低频时钟频率的纠正值：
NSLOW_COUNT*T_slow＝NFAST_COUNT*T_fast+T_fast其中，
T_fast＝高精确电压控制振荡器VCXO输出的每个时钟周期的时间长度，T_slow＝低频率晶振输出的每个时钟周期的时间长度*2；
e.微处理器内核将低频时钟频率的纠正值发送给调制解调器模块，用于调制解调器模块的休眠到唤醒的计时调整。
4)进入休眠模式
进入休眠模式的过程如下：
a.当微处理器内核决定进入休眠模式，微处理器内核通过设置时钟/复位和配置控制器硬核内与时钟切换控制有关的寄存器触发切换信号，将微处理器核内部高速总线时钟切换为高精确电压控制振荡器VCXO直接输出的时钟；
b.微处理器内核通过设置时钟/复位和配置控制器硬核内与DSP时钟控制有关的寄存器触发时钟/复位和配置控制器硬核产生关闭DSP核时钟的控制信号，并产生关闭除调制解调器模块主定时器MSTR之外的DSP外围设备及调制解调器模块的时钟的控制信号；
c.如果微处理器内核通过设置时钟/复位和配置控制器硬核内与时钟切换控制有关的寄存器触发切换信号，将微处理器核内部高速总线时钟切换到高精确电压控制振荡器VCXO输出的时钟，则微处理器内核进一步通过设置时钟/复位和配置控制器硬核内与时钟锁相环和模拟基带单元BBA供电控制有关的寄存器触发时钟锁相环和模拟基带单元BBA的断电控制信号，使时钟/复位和配置控制器硬核关闭时钟锁相环和模拟基带单元BBA的供电电源；
d.微处理器内核通过设置时钟/复位和配置控制器硬核内与时钟使能控制有关的寄存器关闭除了键盘、USB接口以外的其它微处理器外设的时钟，并使能低频休眠时钟输入到休眠模式定时器；
e.微处理器内核通过设置时钟/复位和配置控制器硬核内与休眠模式控制有关的寄存器的比特位arm_sleep＝1，触发休眠模式控制器的握手控制单元产生休眠指示信号；
f.在时钟/复位和配置控制器硬核内与休眠模式控制有关的寄存器的比特位arm_sleep＝1的触发下，握手控制单元等待第一个低频休眠时钟上升沿并将调制解调器模块主时钟休眠指示信号mstr_sleep＝1发送给调制解调器模块主定时器MSTR；
g.在收到调制解调器模块主时钟休眠指示信号mstr_sleep＝1后，调制解调器模块主定时器MSTR在发出低频休眠时钟到来之前的最后一个码片定时信号后，将调制解调器模块休眠请求信号mstr_sleep_req＝1发给握手控制单元；
h.握手控制单元在收到调制解调器模块主时钟休眠请求信号mstr_sleep_req＝1时，发送时钟生成器休眠指示信号clkgen_sleep＝1，以指示握手单元的时钟切换机制已被触发；
i.握手控制单元发送的时钟生成器休眠指示信号clkgen_sleep＝1，关闭休眠模式控制器内部的时钟多路选择复用器对高频时钟输出，同时使能休眠模式控制器内部的时钟多路选择复用器对低频休眠时钟的输出；
j.之后，握手控制单元将调制解调器模块主时钟休眠指示信号mstr_sleep_gnt＝1发给时钟引出块、调制解调器模块主定时器MSTR和休眠模式定时器SMT；
k.收到来自握手控制单元的调制解调器模块主时钟休眠指示信号mstr_sleep_gnt＝1时，调制解调器模块主定时器MSTR将调制解调器模块切换到休眠模式，并启动休眠模式定时器；
l.在发送调制解调器模块主时钟休眠认可信号mstr_sleep_gnt＝1之后，在低频休眠时钟的第一个下降沿，握手控制单元使能低频休眠时钟输出到DSP外围设备、调制解调器模块，因而时钟/复位和配置控制器硬核输出给DSP外围设备和调制解调器模块的时钟信号clk_bufvcxo和clk_chipx16变成与休眠模式定时器时钟相同的低频休眠时钟；
m.然后，握手控制单元设置时钟/复位和配置控制器硬核内与休眠模式控制有关的寄存器中的1个比特位sleep_active＝1；
n.与此同时，微处理器内核保持轮询时钟/复位和配置控制器硬核内与休眠模式控制有关的寄存器比特位sleep_active，直到与休眠模式控制有关的寄存器比特位sleep_active变成1。在sleep_active变成1时，微处理器内核对时钟引出块的微处理器子系统时钟电路的可编程分频器进行编程，以选择合适的微处理器子系统的休眠时钟频率。之后，微处理器内核将微处理器子系统(包括微处理器内核、连接在微处理器核内部高速总线上的所有功能模块、微处理器外设)时钟切换成低频时钟clk_osc；
o.如果微处理器内核通过设置时钟/复位和配置控制器硬核内与时钟切换控制有关的寄存器触发切换信号，将微处理器核内部高速总线时钟切换到从模拟基带单元BBA输入的高速时钟clk_chipx8，则微处理器内核进一步通过设置与时钟锁相环和模拟基带单元BBA供电控制有关的寄存器触发时钟锁相环和模拟基带单元BBA的断电控制信号，使时钟/复位和配置控制器硬核关闭时钟锁相环和模拟基带单元BBA的供电电源；
p.微处理器内核进一步通过设置时钟/复位和配置控制器硬核内与高精确电压控制振荡器VCXO供电控制有关的寄存器触发VCXO的断电控制信号，使时钟/复位和配置控制器硬核关闭高精确电压控制振荡器VCXO的供电电源，并关闭处理器芯片输出的各种高速时钟；
q.处理器芯片进入休眠模式。
5)休眠模式
在休眠模式，大多数硬件模块都处于非激活状态。此时，处理器芯片内以下列模块为主的少数模块继续工作且在工作在低频时钟：
调制解调器模块主定时器MSTR
时钟/复位和配置控制器硬核中的与休眠模式控制有关的寄存器、时钟引出块
休眠模式定时器SMT
键盘扫描控制器
USB接口控制器
微处理器中断控制器
在休眠模式，调制解调器模块主定时器MSTR工作在低频休眠时钟。休眠模式定时器SMT跟踪整个休眠时间。键盘扫描控制器监视对所有的键的操作。
6)退出休眠模式
休眠模式退出过程如下：
a.当微处理器中断控制器收到来自键盘或休眠模式定时器SMT或其它中断源发来的一个中断请求信号，将中断请求信号转发给时钟/复位和配置控制器硬核，后者启动处理器芯片进入休眠模式退出过程；
b.时钟/复位和配置控制器硬核在收到中断请求信号时自动给VCXO上电；
c.处理器内核等待至少10ms以确保VCXO稳定，在此过程中，微处理器子系统继续工作在低频时钟；
d.之后，处理器内核通过设置相关的寄存器触发时钟/复位和配置控制器硬核输出高精确电压控制振荡器VCXO时钟使能信号vcxo_en，使得时钟/复位和配置控制器硬核可以接收到来自高精确电压控制振荡器VCXO的时钟信号；
e.微处理器内核通过设置与时钟切换控制有关的寄存器触发切换信号，将微处理器核内部高速总线工作时钟切换到高精确电压控制振荡器VCXO输出的时钟；
f.微处理器内核通过设置与模拟基带单元BBA供电控制相关的寄存器触发时钟/复位和配置控制器硬核输出打开模拟基带单元BBA的供电电源的控制信号；
g.如果微处理器内核通过设置与时钟切换控制相关的寄存器将微处理器核内部高速总线工作时钟切换到高精确电压控制振荡器VCXO输出的时钟，则微处理器内核进一步通过设置与时钟锁相环供电控制相关的寄存器触发时钟/复位和配置控制器硬核输出打开给时钟锁相环供电的控制信号；否则，如果微处理器内核通过设置与时钟切换控制相关的寄存器将微处理器核内部高速总线工作时钟切换到从模拟基带单元BBA输入的高速时钟clk_chipx8，则微处理器内核先等待来自模拟基带BBA产生的高速时钟信号chipx8稳定，然后，再进一步通过设置与时钟锁相环供电控制有关的寄存器触发时钟/复位和配置控制器硬核输出打开时钟锁相环的供电电源的控制信号并等待时钟锁相环锁定，也即等待时钟锁相环锁定指示信号变为高电平，此时时钟锁相环输出的时钟频率变稳定；
h.之后，微处理器内核对时钟引出块中的可编程分频器进行编程，将它们的分频比设定为正常模式所需要的值；
i.微处理器内核设置与休眠模式控制有关的寄存器的比特位arm_sleep＝0，以触发休眠中止指示信号；
j.在与休眠模式控制有关的寄存器的比特位arm_sleep＝0的控制下，握手控制单元等待低频休眠时钟clk_sleep的第一个上升沿，然后向调制解调器模块发送调制解调器模块主时钟休眠中止指示信号mstr_sleep＝0，同时向休眠模式控制器内部的时钟多路选择复用器发送时钟发生器休眠中止指示信号clkgen_sleep＝0；
k.握手控制单元发送的时钟发生器休眠中止指示信号clkgen_sleep＝0关闭休眠模式控制器内部的时钟多路选择复用器对低频休眠时钟的输出，同时使能休眠模式控制器内部的时钟多路选择复用器对高频时钟的输出；
l.握手控制单元通过发送调制解调器模块主时钟休眠中止认可信号mstr_sleep_gnt＝0，使调制解调器模块退出休眠模式，关闭休眠模式定时器SMT，并将提供给时钟引出块输出到DSP外围设备和调制解调器模块的时钟切换成高速时钟信号；
m.然后，握手控制单元设置与休眠模式控制有关的寄存器的比特位sleep_active＝0；
n.与此同时，微处理器内核保持轮询与休眠模式控制有关的寄存器的比特位sleep_active，直到与休眠模式控制有关的寄存器的比特位sleep_active变成0；
o.如果微处理器内核通过设置与时钟切换控制有关的寄存器将微处理器核内部高速总线工作时钟切换到高精确电压控制振荡器VCXO输出的时钟，则等待时钟锁相环稳定；
p.在读出与休眠模式控制有关的寄存器的比特位sleep_active变成0后，微处理器内核等待2个休眠模式定时器时钟周期以读取休眠模式定时器SMT的值，并计算低频时钟clk_osc的频率误差；
q.微处理器内核通过设置与时钟使能控制有关的寄存器触发使能DSP内核时钟、DSP外设时钟、调制解调器模块和微处理器外设时钟的控制信号；
r.DSP调整调制解调器模块主定时器MSTR定时信号的发送时间，以修正调制解调器模块主定时器MSTR定时信号发送的定时误差。
上述实施例虽然对本发明作了比较详细的说明，但是这些说明，只是对本发明的简单说明，而不是对本发明的限制，任何不超出本发明实质精神内的发明创造，均落入本发明的保护范围内。
Claims (3)
1.一种通信处理器芯片中的时钟/复位和配置控制器硬核，其特征在于该硬核包括以下功能子模块：时钟/配置寄存器块、时钟引出块、休眠模式控制器、微处理器内核高速总线接口、时钟使能和块复位引出块；
所述的时钟/配置寄存器块是指由处理器芯片中所有与微处理器核内部高速总线相连接的寄存器、与这些寄存器读写操作有关的电路及电路部件、在这些寄存器触发下产生发给处理器芯片时钟系统的控制信号的电路及电路部件、在这些寄存器触发下产生的处理器芯片基本系统设置控制信号的有关电路及电路部件所构成的集合；时钟/配置寄存器块与微处理器核内部高速总线接口、时钟引出块、休眠模式控制器、时钟使能和块复位引出块之间都存在输入输出接口；时钟/配置寄存器块通过微处理器核内部高速总线接口接收来自微处理器内核的读写控制信号及写数据，并根据由微处理器内核输出的读写控制信号及写入数据的内容触发用于控制时钟引出块、休眠模式控制器、时钟使能和块复位引出块以及其它诸如时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器与时钟控制相关的模块或部件的控制信号，以及触发用于处理器芯片基本系统设置的控制信号，并通过与这些模块的接口发送给这些模块；时钟/配置寄存器块还具有与模拟基带单元BBA之间的输入输出接口，根据由微处理器内核输出的读写控制信号及写入数据的内容，触发向模拟基带单元BBA输出的模拟基带单元BBA工作状态控制信号，并通过与模拟基带单元BBA的接口发送给模拟基带单元BBA，以控制模拟基带单元BBA跟随处理器芯片在正常模式、休眠模式以及空闲模式之间进行状态转换；
所述的时钟引出块是指处理器芯片中所有受控于时钟/配置寄存器块触发的控制信号且在时钟/配置寄存器块触发的控制信号的控制下产生处理器芯片所要求的全部时钟信号的电路及电路部件所构成的集合，该集合也包含将时钟/配置寄存器块和时钟使能和块复位引出块产生的、用于控制时钟锁相环、电压控制振荡器VCXO的控制信号转发给时钟锁相环、电压控制振荡器VCXO的电路；时钟引出块包括时钟多路选择复用器、可编程时钟分频器、固定时钟分频器、脉冲吞没器；时钟引出块与时钟/配置寄存器块、时钟使能和块复位引出块、片外时钟振荡源电路、片外时钟振荡源供电控制电路、时钟锁相环、模拟基带单元BBA、休眠模式控制器、微处理器核内部高速总线、微处理器外围设备以及数字信号处理器DSP子系统之间都存在输入输出接口；时钟引出块时钟通过与时钟/配置寄存器块之间的接口接收来自时钟/配置寄存器块触发的控制信号，通过与时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器、模拟基带单元、休眠模式控制器之间的接口接收来自时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器、模拟基带单元、休眠模式控制器的时钟信号，在时钟/配置寄存器块触发的控制信号的控制下，将来自时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器、模拟基带单元、休眠模式控制器的时钟信号转换成处理器芯片各个模块所要求速率的时钟信号，并通过与时钟/配置寄存器块、时钟使能和块复位引出块、微处理器核内部高速总线、微处理器外围设备以及数字信号处理器DSP子系统之间的接口输出到这些模块；同时，时钟引出块还将时钟/配置寄存器块和时钟使能和块复位引出块产生的、用于控制时钟锁相环、电压控制振荡器VCXO的控制信号转发给相应的时钟锁相环、电压控制振荡器VCXO的控制电路；
所述的时钟使能和块复位引出块是指处理器芯片中由下述电路及电路部件所构成的集合：1)在时钟/配置寄存器块触发的控制信号的控制下产生处理器芯片所要求的全部时钟使能信号及复位信号的电路及电路部件；2)在时钟/配置寄存器块触发的控制信号或微处理器中断控制器发来的中断请求信号的控制下产生发给微处理器内核、DSP内核、电压控制振荡器的唤醒或停止控制信号的电路及电路部件；时钟使能和块复位引出块与时钟/配置寄存器块、时钟引出块、微处理器中断控制器、微处理器内核及内部高速总线、微处理器外围设备、数字信号处理器DSP子系统之间存在输入输出接口；时钟使能和块复位引出块通过与时钟/配置寄存器块之间的接口接收来自时钟/配置寄存器块触发的控制信号，在时钟/配置寄存器块触发的控制信号的控制下，产生相应模块的时钟使能信号或复位信号，并将该时钟使能信号或复位信号通过与相应模块之间的接口输出到该模块；同时，时钟使能和块复位引出块还通过与时钟/配置寄存器块或微处理器中断控制器之间的接口接收来自时钟/配置寄存器块的控制信号或微处理器中断控制器的中断请求信号，使用时钟/配置寄存器块触发的控制信号或微处理器中断控制器发来的中断请求信号，产生微处理器内核、DSP内核、片外电压控制振荡器的停止控制信号和唤醒控制信号，并将微处理器内核、DSP内核的停止控制信号和唤醒控制信号分别通过与微处理器内核、数字信号处理器DSP子系统之间的接口，发给微处理器内核、DSP内核，以及将片外电压控制振荡器的停止控制信号和唤醒控制信号通过与时钟引出块之间的接口由时钟引出块发给片外电压控制振荡器的控制电路；
所述的休眠模式控制器是指处理器芯片中由下述电路及电路部件所构成的集合：1)在时钟/配置寄存器块触发的控制信号的控制下产生并输出发给调制解调器模块主定时器MSTR的握手信号的电路及电路部件；2)在时钟/配置寄存器块触发的控制信号的控制下完成对从低频率晶体振荡器输入的低频时钟频率的校准的电路及电路部件；3)在时钟/配置寄存器块触发的控制信号的控制下完成正常模式与休眠模式之间的转换过程中的微处理器外设、DSP外设、调制解调器模块的时钟切换的电路及电路部件；休眠模式控制器与时钟/配置寄存器块、调制解调器模块、时钟引出块、片外时钟振荡源之间存在输入输出接口；休眠模式控制器通过与片外时钟振荡源之间的接口接收来自片外时钟振荡源的时钟信号；休眠模式控制器通过与时钟/配置寄存器块之间的接口接收来自时钟/配置寄存器块触发的控制信号，在时钟/配置寄存器块触发的控制信号的控制下，产生正常模式与休眠模式之间的转换过程中发给调制解调器模块主定时器MSTR的握手信号，并通过与调制解调器模块之间的接口接收来自调制解调器模块主定时器MSTR发给时钟/复位和配置控制器硬核的握手信号，根据与调制解调器模块主定时器MSTR之间的握手完成对发给微处理器外设、DSP外设、调制解调器模块的时钟的切换；同时，休眠模式控制器在时钟/配置寄存器块触发的控制信号的控制下完成对从低频率晶体振荡器输入的低频时钟频率的校准；休眠模式控制器还通过与时钟引出块之间的接口，在时钟/配置寄存器块触发的控制信号的控制下，将正常模式与休眠模式之间的转换过程中所切换的微处理器外设、DSP外设、调制解调器模块时钟发给时钟引出块；
微处理器内核高速总线接口指的是将时钟/配置寄存器块与微处理器核内部高速总线相连接的接口，该接口将微处理器内核与时钟/配置寄存器块通过微处理器核内部高速总线相连接，实现微处理器内核通过微处理器核内部高速总线及该接口对时钟/配置寄存器块中的各个寄存器进行读写操作；通过微处理器内核高速总线接口输入输出的信号主要包括有总线地址信号、总线写指示信号、总线读指示信号、总线写数据块、总线读数据块、总线传送数据准备好指示信号、总线传送数据响应指示信号。
2.如权利要求1所述通信处理器芯片中的时钟/复位和配置控制器硬核，为通信处理器芯片中的微处理器子系统和数字信号处理器DSP子系统提供时钟信号、复位信号、时钟使能信号；该硬核还向通信处理器芯片外的时钟振荡源的供电控制电路提供开关控制信号，以及向时钟锁相环、模拟基带单元的供电控制电路提供开关控制信号，具备对时钟振荡源、时钟锁相环、模拟基带单元的供电的开关控制功能，其特征是：
a.该硬核提供的时钟信号包括：向微处理器核及与微处理器核内部高速总线相连接的功能单元输出的微处理器核内部高速总线时钟信号、向微处理器外围设备输出的时钟信号、DSP内核时钟信号、DSP外设时钟信号、调制解调器模块时钟信号、向休眠模式定时器输出的低速休眠时钟信号；
b.该硬核提供的复位信号包括：向与微处理器核内部高速总线相连接的各功能单元输出的复位信号、向微处理器外围设备输出的复位信号、DSP内核复位信号、DSP外设复位信号、调制解调器模块复位信号、向休眠模式定时器输出的复位信号；
c.该硬核提供的时钟使能信号包括：向与微处理器核内部高速总线相连接的相关功能单元输出的时钟使能信号、向微处理器外围设备输出的时钟使能信号、DSP内核时钟使能信号、DSP外设时钟使能信号、调制解调器模块时钟使能信号、向休眠模式定时器输出的时钟使能信号；
d.该硬核提供的供电开关控制信号包括：向处理器芯片外的时钟振荡源的供电控制电路输出的开关控制信号、向时钟锁相环的供电控制电路输出的开关控制信号、向模拟基带单元的供电控制电路输出的开关控制信号。
3.如权利要求2所述通信处理器芯片中的时钟/复位和配置控制器硬核，其特征是：
e.当处理器芯片进入休眠模式时，该硬核将处理器芯片的时钟系统将切换成使用低频率晶体振荡器输出的时钟，并且关闭对压控振荡器VCXO、模拟基带单元BBA的供电；
f.在处理器芯片进入休眠模式之后，当收到来自微处理器中断控制器的一个中断请求信号，该硬核唤醒处理器芯片并将处理器芯片恢复到正常工作状态，立刻给压控振荡器VCXO上电；
g.压控振荡器VCXO仅可被微处理器内核触发时钟/复位和配置控制器硬核中的相关控制寄存器产生控制信号关闭，但可被中断请求信号或微处理器内核触发时钟/复位和配置控制器硬核中的相关控制寄存器产生控制信号启动。
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