CN101776828A - 像素阵列基板 - Google Patents

Abstract

本发明提出一种像素阵列基板，包括基板、多条第一与第二扫描线、多个像素、多个第一与第二补偿结构。多个像素包括多个第一像素与多个第二像素，位于成对的第一扫描线、第二扫描线以及数据线之间。第一像素与第一扫描线及数据线的第一侧相连，第二像素与第二扫描线及数据线的第二侧相连。第一与第二补偿结构分别位于所对应的数据线的第二侧与第一侧，包括导体图案、半导体图案以及源极补偿图案。第一与第二补偿结构的导体图案分别与第一与第二扫描线电连接，且与源极补偿图案至少部分重叠。源极与源极补偿图案分别与数据线电连接。

Description

像素阵列基板

【技术领域】

本发明涉及一种基板，且特别是涉及一种像素阵列基板。

【背景技术】

一般的，液晶显示器主要是由一主动元件阵列基板、一对向基板以及一夹于前述二基板之间的液晶层所构成。主动元件阵列基板主要包括多条扫描线、多条数据线、排列于扫描线与数据线间之主动元件以及与每一主动元件对应配置的一像素电极(Pixel Electrode)。而上述的主动元件通常为薄膜电晶体，其包括栅极、半导体层、源极与漏极，其用来作为液晶显示单元的开关元件。

图1是现有的一种像素阵列基板的示意图。请参照图1，此像素阵列基板100中，多个像素130a、130b排列成多行，各行像素位于两条扫描线110a、110b之间，且两条扫描线110a、110b位于相邻两行像素之间。其中，像素130a与像素130b位于数据线120的两侧，像素130a、130b的主动元件140、150的栅极142、152分别与扫描线110a、110b电连接，以及像素130a、130b中的主动元件140、150的源极144、154与同一条数据线120电连接。

一般来说，在制作具有此像素阵列基板100的主动元件阵列基板的过程中，主动元件140、150的栅极142、152与扫描线110a、110b由第一导体层(Metal 1)形成，而主动元件140、150的源极144、154、漏极146、156与数据线120由第二导体层(Metal 2)形成，且第一导体层与第二导体层是以不同的掩膜处理进行制作的。因此，当机台的精密度不足或是工艺上的对位误差时，主动元件140、150的栅极142、152与源极144、154、漏极146、156之间会产生相对位移而使主动元件140、150的特性偏离原有的设计值。

详细而言，扫描线110a、110b的信号传输品质除了与扫描线110a、110b本身的阻抗有关之外，尚与扫描线110a、110b上的寄生电容有关，也就是一般所说的电阻-电容效应(R-C effect)。此外，扫描线110a、110b上的寄生电容大约正比于扫描线110a、110b与漏极146、156的重叠面积。一旦工艺上发生对位误差，同一条扫描线110a或110b上的寄生电容将会因而改变。也就是说，工艺的对位误差将会影响扫描线110a、110b的信号传输品质。

【发明内容】

本发明提供一种像素阵列基板，有效改善因为工艺中的对位误差造成栅极-源极寄生电容产生变化的问题。

本发明提出一种像素阵列基板，包括基板、多条第一扫描线、多条第二扫描线、多个像素、多个第一补偿结构以及多个第二补偿结构。第一扫描线与第二扫描线成对设置在基板上。数据线与第一扫描线及第二扫描线垂直相互交叉设置。多个像素包括多个第一像素与多个第二像素，且位于成对的一第一扫描线、一第二扫描线以及数据线之间。第一像素与第一扫描线及数据线的第一侧相连，第二像素与第二扫描线及数据线的第二侧相连。第一补偿结构位于所对应的数据线的第二侧，第一补偿结构包括第一导体图案、第一半导体图案以及第一源极补偿图案，第一导体图案与第一扫描线连接，第一半导体图案位于第一导体图案上方，第一源极补偿图案至少部分位于第一半导体图案上且与数据线电连接。第二补偿结构位于所对应的数据线的第一侧，第二补偿结构包括第二导体图案、第二半导体图案以及第二源极补偿图案，第二导体图案与第二扫描线连接，第二半导体图案位于第二导体图案上方，第二源极补偿图案至少部分位于第二半导体图案上且与数据线电连接。

在本发明的一实施例中，上述的第一像素包括一第一栅极、一第一半导体层、一第一漏极以及一第一源极，第一栅极与第一扫描线电连接，第一半导体层位于第一栅极上方，第一源极与第一漏极至少部分位于第一半导体层上且第一源极与数据线电连接。

在本发明的一实施例中，上述的第一源极与第一栅极边界切齐处具有一第一宽度，第一源极补偿图案与第一导体图案边界切齐处具有一第二宽度，第一宽度实质上等于第二宽度。

在本发明的一实施例中，上述的第二像素包括一第二栅极、一第二半导体层、一第二漏极以及一第二源极，第二栅极与第二扫描线电连接，第二半导体层位于第二栅极上方，第二源极与第二漏极至少部分位于第二半导体层上且第二源极与数据线电连接。

在本发明的一实施例中，上述的第二源极与第二栅极边界切齐处具有一第三宽度，第二源极补偿图案与第二导体图案边界切齐处具有一第四宽度，第三宽度实质上等于第四宽度。

在本发明的一实施例中，上述的第一导体图案与第一扫描线一体成形。

在本发明的一实施例中，上述的第一源极补偿图案与数据线一体成形。

在本发明的一实施例中，上述的第二导体图案与第二扫描线一体成形。

在本发明的一实施例中，上述的第二源极补偿图案与数据线一体成形。

在本发明的一实施例中，上述的第一像素的第一漏极包括梳型部与连接部。梳型部环绕第一源极，梳型部具有至少两条分支，分支中的至少一个延伸至第一栅极之外以定义出位于第一栅极之外的至少一凸出部。连接部由梳型部延伸至第一栅极外，且凸出部与连接部分别位于第一栅极的相对两侧，其中凸出部与第一栅极边界切齐处具有第五宽度，连接部与第一栅极边界切齐处具有第六宽度，第五宽度实质上等于第六宽度。

在本发明的一实施例中，上述的梳型部的分支中的一个延伸至第一栅极之外，而另一个完全地位于第一栅极所在区域中以使至少一凸出部的数量为一。

在本发明的一实施例中，上述的第二像素的第二漏极包括梳型部与连接部。梳型部环绕第二源极，梳型部具有至少两条分支，分支中的至少一个延伸至第二栅极之外以定义出位于第二栅极之外的至少一凸出部。连接部由梳型部延伸至第二栅极外，且凸出部与连接部分别位于第二栅极的相对两侧，其中凸出部与第二栅极边界切齐处具有第七宽度，连接部与第二栅极边界切齐处具有第八宽度，第七宽度实质上等于第八宽度。

在本发明的一实施例中，上述的梳型部的分支中的一个延伸至第二栅极之外，而另一个完全地位于第二栅极所在区域中以使至少一凸出部的数量为一。

在本发明的一实施例中，上述的第一半导体图案凸出于第一导体图案。

在本发明的一实施例中，上述的第二半导体图案凸出于第二导体图案。

基于上述内容，本发明在数据线的一侧配置栅极及源极，以及在同一条数据线的另一侧配置与栅极及源极相对应的导体图案与源极补偿图案。因此，在制作像素结构的过程中，第一导体层与第二导体层之间的相对偏移并不影响栅极与源极之间的重叠面积及导体图案与源极补偿图案之间的重叠面积的总合。也就是，导体图案-源极补偿图案寄生电容可以补偿栅极-源极寄生电容的变化，使栅极-源极寄生电容与导体图案-源极补偿图案寄生电容的总合为恒定的。因此，本发明的像素阵列基板不因工艺上的对位误差而对显示效果产生负面影响。换句话说，本发明的像素阵列基板具有良好的品质以及产品良率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

【附图说明】

图1是现有的一种像素阵列基板的示意图；

图2A是本发明第一实施例的一种像素阵列基板的示意图；

图2B是图2A的第一像素与第二像素的示意图；

图2C与图2D分别是沿图2B的A-A’线与B-B’线的剖面示意图；

图3A是本发明另一实施例的一种像素阵列基板的示意图；

图3B是图3A的第一像素与第二像素的示意图；

图4A是本发明第二实施例的一种像素阵列基板的示意图；以及

图4B是图4A的第一像素与第二像素的示意图。

【具体实施方式】

图2A是本发明第一实施例的一种像素阵列基板的示意图，图2B是图2A的第一像素230a与第二像素230b的示意图，以及图2C与图2D分别是沿图2B的A-A’线与B-B’线的剖面示意图。为了说明方便，图2A中仅绘示两个像素行C_n、C_n+1作为代表，且在图2B中以位于数据线DL(m)两侧的第一像素230a与第二像素230b来进行说明。请参照图2A，在本实施例中，像素阵列基板200包括基板201、多条第一扫描线SL1(n)、SL1(n+1)、SL1(n+2)、多条第二扫描线SL2(n-1)、SL2(n)、SL2(n+1)、多条数据线DL(m-1)、DL(m)、DL(m+1)、多个像素230a、230b、多个第一补偿结构260以及多个第二补偿结构270。其中，第一扫描线SL1(n)、SL1(n+1)、SL1(n+2)与第二扫描线SL2(n-1)、SL2(n)、SL2(n+1)在行方向上延伸，且第一扫描线SL1(n)与第二扫描线SL2(n)成对设置在基板201上，第一扫描线SL1(n+1)与第二扫描线SL2(n+1)成对设置在基板201上，依此类推。数据线DL(m-1)、DL(m)、DL(m+1)在列方向上延伸，且第一扫描线SL1(n)、SL1(n+1)、SL1(n+2)及第二扫描线SL2(n-1)、SL2(n)、SL2(n+1)与数据线DL(m-1)、DL(m)、DL(m+1)垂直相互交叉绝缘设置。

如图2A所示，像素行C_n位于成对的第一扫描线SL1(n)与第二扫描线SL2(n)之间，像素行C_n+1位于成对的第一扫描线SL1(n+1)与第二扫描线SL2(n+1)之间，依此类推。多个像素230a、230b包括交替排列的多个第一像素230a与多个第二像素230b，且位于成对的第一扫描线SL1(n)、SL1(n+1)、SL1(n+2)及第二扫描线SL2(n-1)、SL2(n)、SL2(n+1)以及数据线DL(m-1)、DL(m)、DL(m+1)之间。详细而言，以图2B、图2C以及图2D所示的第一像素230a与第二像素230b来进行说明，第一像素230a与第一扫描线SL1(n)及数据线DL(m)的第一侧221a相连，第二像素230b与第二扫描线SL2(n)及数据线DL(m)的第二侧221b相连。在本实施例中，第一像素230a包括第一主动元件240与第一像素电极249，第一主动元件240包括第一栅极242、第一半导体层244、第一源极246以及第一漏极248。其中，第一栅极242与第一扫描线SL1(n)电连接，第一半导体层244位于第一栅极242上方，第一源极246与第一漏极248至少部分位于第一半导体层244上且第一源极246与数据线DL(m)电连接。第一像素电极249则电连接至第一漏极248以通过第一主动元件240的开启或是关闭来接收数据线DL(m)上所传输的信号。

第二像素230b包括第二主动元件250，第二主动元件250包括第二栅极252、第二半导体层254、第二源极256、第二漏极258以及第二像素电极259。其中，第二栅极252与第二扫描线SL2(n)电连接，第二半导体层254位于第二栅极252上方，第二源极256与第二漏极258至少部分位于第二半导体层254上且第二源极256与数据线DL(m)电连接。

在本实施例中，第一栅极242、第二栅极252、第一扫描线SL1(n)以及第二扫描线SL2(n)例如是由第一金属层图案化而成的元件，而第一源极246、第二源极256、第一漏极248、第二漏极258以及数据线DL(m)例如是由第二金属层图案化而成的元件。一旦第一金属层与第二金属层的图案化工艺中，对位的精准度产生了误差，将使两层金属层图案化后的元件在相对位置上发生偏移。如此一来，栅极242、252与源极246、256之间的重叠面积可能产生变化而使像素230a、230b的元件特性受到影响。换句话说，背景技术中所提到的栅极-源极寄生电容不同使像素阵列基板在显示过程中易产生显示亮度不均匀的问题。

因此，为了避免显示亮度不均匀的问题发生，本实施例在像素阵列基板200中分别为第一像素230a与第二像素230b设计第一补偿结构260与第二补偿结构270，其设计概念如下所述。第一补偿结构260位于所对应的数据线DL(m)的第二侧221b，换句话说，第一补偿结构260与第一主动元件240位于所对应的数据线DL(m)的相对两侧。第一补偿结构260包括第一导体图案262、第一半导体图案264以及第一源极补偿图案266。第一导体图案262与第一扫描线SL1(n)连接，第一半导体图案264位于第一导体图案262上方，以及第一源极补偿图案266至少部分位于第一半导体图案262上且与数据线DL(m)电连接。在本实施例中，第一导体图案262例如是与第一扫描线SL1(n)一体成形，第一源极补偿图案266例如是与数据线DL(m)一体成形。具体而言，第一导体图案262例如是由上述的第一金属层图案化而成的元件，而第一源极补偿图案266例如是由上述的第二金属层图案化而成的元件。再者，在本实施例中，是以第一半导体图案264超出第一导体图案262的区域范围为例，但在其他实施例中，第一半导体图案264也可以位于第一导体图案262的区域范围内。

第二补偿结构270位于所对应的数据线DL(m)的第一侧221a，换句话说，第二补偿结构270与第二主动元件250位于所对应的数据线DL(m)的相对两侧。第二补偿结构270包括第二导体图案272、第二半导体图案274以及第二源极补偿图案276。第二导体图案272与第二扫描线SL2(n)连接，第二半导体图案274位于第二导体图案272上方，以及第二源极补偿图案276至少部分位于第二导体图案272上且与数据线DL(m)电连接。在本实施例中，第二导体图案272例如是与第二扫描线SL2(n)一体成形，第二源极补偿图案276例如是与数据线DL(m)一体成形。具体而言，第二导体图案272例如是由第一金属层图案化而成的元件，而第二源极补偿图案276例如是由第二金属层图案化而成的元件。再者，在本实施例中，是以第二半导体图案274超出第二导体图案272的区域范围为例，但在其他实施例中，第二半导体图案274也可以位于第二导体图案272的区域范围内。由图2C与图2D可知，像素阵列基板200还包括栅介电层210与保护层220，栅介电层210形成于基板201上，其覆盖栅极242、252、扫描线SL1(n)、SL1(n+1)、SL1(n+2)、SL2(n-1)、SL2(n)、SL2(n+1)以及导体图案262、272。保护层220形成于基板201上，覆盖住扫描线SL1(n)、SL1(n+1)、SL1(n+2)、SL2(n-1)、SL2(n)、SL2(n+1)、数据线DL(m-1)、DL(m)、DL(m+1)、主动元件240、250、栅介电层210以及补偿结构260、270。此外，像素电极249、259通过保护层220中的接触窗222、223与漏极248、258电连接。

假设像素阵列基板200中各元件的相对位置应是图2B中实线部分所绘示的结构。不过，在图案化的对位步骤中发生了对位误差而使第二金属层在方向D上产生了偏移，于是数据线DL(m)与源极246、256相对于栅极242、252的位置关系以及源极补偿图案266、276相对于导体图案262、272实际上如虚线所绘示。也就是说，数据线DL(m)、源极246、256、漏极248、258整体地相对栅极242、252朝向图面的左侧，也就是方向D，平移。第一源极246重叠于第一栅极242的面积因而增大而第一源极补偿图案266重叠于第一导体图案262的面积则随之缩小。第二源极256重叠于第二栅极252的面积因而缩小而第二源极补偿图案276重叠于第二导体图案272的面积则随之增加。

在本实施例中，第一源极246例如具有一第一宽度W1，即第一源极246与第一栅极242边界切齐处的宽度为W1，第一源极补偿图案266例如具有一第二宽度W2，即第一源极补偿图案266与第一导体图案262边界切齐处的宽度为W2。为了栅极-源极寄生电容与导体图案-源极补偿图案寄生电容的总合的恒定性，第一源极246与第一栅极242边界切齐处的宽度实质上等于第一源极补偿图案266与第一导体图案262边界切齐处的宽度，也就是说，第一宽度W1实质上等于第二宽度W2。如此一来，第一源极246与第一栅极242的重叠面积以及第一源极补偿图案266与第一导体图案262的重叠面积的总合将与预定的图案设计相仿，甚至相同。

相似地，在本实施例中，第二源极256例如具有一第三宽度W3，即第二源极256与第二栅极252边界切齐处的宽度为W3，第二源极补偿图案276例如具有一第四宽度W4，即第二源极补偿图案276与第二导体图案272边界切齐处的宽度为W4。为了栅极-源极寄生电容与导体图案-源极补偿图案寄生电容的总合的恒定性，第二源极256与第二栅极252边界切齐处的宽度实质上等于第二源极补偿图案276与第二导体图案272边界切齐处的宽度，也就是说，第三宽度W3实质上等于第四宽度W4。如此一来，第二源极256与第二栅极252的重叠面积以及第二源极补偿图案276与第二导体图案272的重叠面积的总合将与预定的图案设计相仿，甚至相同。

通过这样的图案设计，本实施例可以维持像素阵列基板200的品质。即使工艺对位精准度并非十分理想的情形下，像素阵列基板200仍具有预设的品质。值得一提的是，当工艺步骤中的对位偏移是背离方向D时，第一补偿结构260以及第二补偿结构270的设计仍有助于补偿栅极-源极寄生电容的改变、维持栅极-源极寄生电容恒定，进而使得第一扫描线上总的电阻-电容效应(R-C effect)值和第二扫描线上总的电阻-电容效应(R-C effect)值是相同的。简单而言，本实施例的设计可以避免工艺在平行或背离方向D上产生对位偏移时对元件特性所造成的负面影响而使像素阵列基板200具有相当不错的品质及良率。

值得一提的是，第一导体图案262与第二导体图案272在平行方向D上的长度较佳是大于或至少等于图案化工艺中对位步骤可能产生的误差。如此一来，对位步骤的误差使栅极242、252与源极246、256在平行方向D或背离方向D上所产生的位移都可以获得补偿而不致造成像素阵列基板200的不良情形。另外，在对位误差之下，本实施例的第一源极补偿图案266与第二源极补偿图案276例如不凸出于第一导体图案262与第二导体图案272之外以确保能够补偿栅极-源极寄生电容的改变。再者，虽然本实施例是以条状的源极246为例，但如图3A与图3B所示，在像素阵列基板200a中，源极246也可以具有马蹄形结构。其中，像素阵列基板200a的构成元件实质上与像素阵列基板200相同且以相同标示表示，因此于此不赘述。

一般来说，在具有双栅极设计的像素阵列基板中，由于是以同一条数据线对两侧的像素输入信号，因此当第一导体层与第二导体层之间发生相对偏移时，位于同一条数据线两侧的像素在栅极-源极寄生电容上会产生相反的增减变化，举例来说，位于奇数列的像素结构的栅极-源极寄生电容会一起变大，而位于偶数列的像素结构的栅极-源极寄生电容会一起变小，反之亦然。如此一来，显示画面会随之产生对应的变化，使得显示画面上的缺陷会更加明显。

然而，在本实施例中，在数据线DL(m)的一侧配置栅极242、252及源极246、256，以及在同一条扫描线DL(m)的另一侧配置与栅极242、252及源极246、256相对应的导体图案262、272与源极补偿图案266、276。因此，在制作像素结构的过程中，第一导体层与第二导体层之间的相对偏移并不影响源极246与栅极242之间的重叠面积及源极补偿图案266与导体图案262之间的重叠面积的总合，以及源极256与栅极252之间的重叠面积及源极补偿图案276与导体图案272之间的重叠面积的总合。也就是，栅极-源极寄生电容与导体图案-源极补偿图案寄生电容的总合为恒定的。也就是说，导体图案-源极补偿图案寄生电容能够补偿栅极-源极寄生电容的变化，使扫描线上的寄生电容总合为恒定的。此外，由于扫描线的信号传输品质与电阻-电容效应(R-C effect)相关，因此在能够使扫描线的寄生电容维持一致的状况下，扫描线能够维持一致的RC值，故像素阵列基板具有较佳的显示品质。因此，本发明的像素阵列基板不因工艺上的对位误差而对显示效果产生负面影响。换句话说，本发明的像素阵列基板具有良好的品质以及产品良率。

图4A是本发明第二实施例的一种像素阵列基板的示意图，图4B是图4A的第一像素230a与第二像素230b的示意图。为了说明方便，图4A中仅绘示两个像素行C_n、C_n+1作为代表，且在图4B中以位于数据线DL(m)两侧的第一像素230a与第二像素230b来进行说明。请参照图4A，像素阵列基板300的构成元件实质上与像素阵列基板200相同，因此像素阵列基板300与像素阵列基板200相同的元件将以相同的元件符号标示。简单而言，像素阵列基板300包括基板301、多条第一扫描线SL1(n)、SL1(n+1)、SL1(n+2)与多条第二扫描线SL2(n-1)、SL2(n)、SL2(n+1)、多条数据线DL(m-1)、DL(m)、DL(m+1)、多个像素230a、230b、多个第一补偿结构260以及多个第二补偿结构270。特别注意到的是，像素阵列基板300与像素阵列基板200的不同之处在于漏极248a、258a的图案设计，以下将针对漏极248a、258a的图案设计进行说明。

请参照图4B，在本实施例中，漏极248a、258a包括一环绕源极246、256的梳型部310以及一连接部314。举例而言，梳型部310具有一第一分支310a、一第二分支310b以及一条状底部310c。也就是说，梳型部310可以为U形图案，不过梳型部310也可以具有三个或三个以上数目的分支，即梳型部310可以具有两个分支，也可以具有两个或两个以上的分支。第一分支310a与第二分支310b例如由条状底部310c的两端沿水平方向凸出以使梳型部310围绕源极246、256。连接部314的一端连接至条状底部310c，另一端则沿水平方向凸出于栅极242、252之外，因此，连接部314会与栅极242、252部分重叠。

在本实施例中，梳型部310与连接部314实质上构成一叉状图案。也就是说，梳型部310的底部连接一长条状的连接部314可构成一如叉子状的图形。另外，连接部314具有一接触部316，接触部316位于连接部314远离梳型部310的一端，且像素电极249、259通过接触部316以电连接至漏极248a、258a。由于像素电极249、259与接触部316连接的方式是本领域中常用的技术，因此本实施例不再另作说明。

值得一提的是，第一分支310a延伸至栅极242、252之外以定义出位于栅极242、252外的一凸出部312，且凸出部312与第一分支310a的未延伸至栅极242、252之外的部分具有相同宽度。同时，在这样的图案设计下，凸出部312与连接部314分别位于栅极242、252的相对两侧。假设像素阵列基板300中各元件的相对位置应为图4B中实线部分所绘示的结构。不过，在图案化的对位步骤中发生了对位误差而使第二金属层在方向D上产生了偏移，于是数据线DL(m)、源极246、256以及漏极248a、258a相对于栅极242、252的位置关系实际上如虚线所绘示。也就是说，数据线DL(m)、源极246、256、漏极248a、258a整体地相对栅极242、252朝向图面的左侧，也就是方向D，平移。如第一实施例中所述，第一补偿结构260以及第二补偿结构270的设计有助于补偿栅极-源极寄生电容的改变，使栅极-源极寄生电容与导体图案-源极补偿图案寄生电容的总合维持恒定。

此外，在本实施例的第一像素230a中，第一分支310a重叠于栅极242的面积因而增大而连接部314重叠于栅极242的面积则随之缩小。也就是说，凸出部312的面积在对位误差下缩小了。相反地，在第二像素230b中，第一分支310a重叠于栅极252的面积因而缩小而连接部314重叠于栅极252的面积则随之增大。也就是说，凸出部312的面积在对位误差下增大了。

在本实施例的漏极248a中，第一分支310a例如具有一第五宽度W5，即凸出部312与栅极242边界切齐处的宽度为W5，第二分支310b例如具有一第九宽度W9，而连接部314例如具有一第六宽度W6，即连接部314与栅极242边界切齐处的宽度为W6，其中位于栅极242相对两侧的凸出部312与连接部314都分别由栅极242所在位置凸出于栅极242之外。因此，为了使第一像素230a的栅极-漏极寄生电容的恒定性，凸出部312与栅极242边界切齐处的宽度实质上等于连接部314与栅极242边界切齐处的宽度，也就是说，第五宽度W5实质上等于第六宽度W6。如此一来，漏极248a与栅极242的重叠面积将与预定的图案设计相仿，甚至相同，以达到栅极-漏极寄生电容的恒定。

本实施例的漏极258a中，第一分支310a例如具有一第七宽度W7，即凸出部312与栅极252边界切齐处的宽度为W7，第二分支310b例如具有一第十宽度W10，而连接部314例如具有一第八宽度W8，即连接部314与栅极252边界切齐处的宽度为W8，其中位于栅极252相对两侧的凸出部312与连接部314都分别由栅极252所在位置凸出于栅极252之外。因此，为了使第二像素230b的栅极-漏极寄生电容的恒定性，凸出部312与栅极252边界切齐处的宽度实质上等于连接部314与栅极252边界切齐处的宽度，也就是说，第七宽度W7实质上等于第八宽度W8。如此一来，漏极258a与栅极252的重叠面积将与预定的图案设计相仿，甚至相同以达到栅极-漏极寄生电容的恒定。

详细而言，梳型部310以及连接部314为一体成型的图案。所以，梳型部310以及连接部314相对于栅极242、252的位移量是相同的。因此，第五宽度W5等于第六宽度W6可使漏极248a与栅极242的重叠面积与预定的图案设计相仿而维持栅极-漏极寄生电容恒定性，以及第七宽度W7等于第八宽度W8可使漏极248b与栅极252的重叠面积与预定的图案设计相仿而维持栅极-漏极寄生电容恒定性。

值得一提的是，凸出部312在平行方向D上的长度较佳是大于或至少等于图案化工艺中对位步骤可能产生的误差。如此一来，对位步骤的误差使栅极242、252与漏极248a、258a在平行方向D或背离方向D上所产生的位移都可以获得补偿而不致造成像素阵列基板300的不良情形。另外，在对位误差之下，本实施例的第二分支310b例如是不凸出于栅极242、252之外以确保栅极-漏极寄生电容的恒定。当然，本实施例仅是一种实施方式的说明，为了维持栅极-漏极寄生电容的恒定性，还可以应用多种像素结构设计。这些像素结构的设计主要是使相对于栅极两侧的凸出部与连接部在宽度上具有相等或相仿的数值以使像素阵列基板具有理想的品质。举例来说，在一实施例中，漏极248a、258a的第一分支310a与第二分支310b皆突出于栅极242、252之外，且第一分支310a的宽度W5、W7、第二分支310b的宽度W9、W10与连接部314的宽度W6、W8例如符合宽度W5与宽度W9的总和实质上等于宽度W6的关系以及宽度W7与宽度W10的总和实质上等于宽度W8的关系。再者，顺带一提的是，为了维持栅极-漏极寄生电容的恒定性，在本实施例中是将漏极的第一分支310a与第二分支310b设计成长度不同且第一分支310a凸出于栅极242、252，但是本发明的补偿结构的设计也适用于漏极的第一分支与第二分支的长度相同且皆未凸出于栅极的像素结构中。

在本实施例中，第一补偿结构260与第二补偿结构270能够补偿栅极-源极寄生电容的改变，以维持扫描线的寄生电容总合的恒定，而漏极248a、258a的图案设计能够进一步维持栅极-漏极寄生电容恒定性。因此本实施例可以维持像素阵列基板300的品质。即使工艺对位精准度并非十分理想的情形下，像素阵列基板300仍具有预设的品质。简单而言，本实施例的设计可以避免工艺在平行或背离方向D上产生对位偏移时对元件特性所造成的负面影响而使像素阵列基板300具有相当不错的品质及良率。此外，由于扫描线的RC值与栅极-源极寄生电容及栅极-漏极寄生电容相关，因此在可补偿栅极-源极寄生电容的改变及维持栅极-漏极寄生电容恒定的状态下，像素阵列基板300的扫描线能够具有一致的RC值，使像素阵列基板300具有较佳的显示画面。

综上所述，本发明在数据线的一侧配置栅极及源极，以及在同一条数据线的另一侧配置与栅极及源极相对应的导体图案与源极补偿图案。因此，在制作像素结构的过程中，第一导体层与第二导体层之间的相对偏移并不影响栅极与源极之间的重叠面积及导体图案与源极补偿图案之间的重叠面积的总合。也就是，导体图案-源极补偿图案寄生电容可以补偿栅极-源极寄生电容的变化，使栅极-源极寄生电容与导体图案-源极补偿图案寄生电容的总合为恒定的。因此，本发明的像素阵列基板不因工艺上的对位误差而在显示效果有负面的影响。换句话说，本发明的像素阵列基板具有良好的品质以及产品良率。

此外，本发明的像素阵列基板的设计可以与其他能维持栅极-漏极寄生电容恒定的像素结构结合，使像素阵列基板的栅极-源极寄生电容及栅极-漏极寄生电容皆维持恒定。如此一来，可以进一步使扫描线的RC值保持一致，进而使像素阵列基板具有较佳的显示画面。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明之精神和范围内，当可作些许之更动与润饰，故本发明之保护范围当视权利要求所界定者为准。

Claims (15)

1.一种像素阵列基板，其特征在于，该像素阵列基板包括：

一基板；

多条第一扫描线与多条第二扫描线，该多条第一扫描线和该多条第二扫描线成对设置在该基板上；

多条数据线，与该多条第一扫描线和该多条第二扫描线垂直相互交叉设置；

多个像素，其包括多个第一像素与多个第二像素，且位于成对的一该第一扫描线、一该第二扫描线与该多条数据线之间，其中该多个第一像素与该多条第一扫描线及该多条数据线的一第一侧相连，该多个第二像素与该多条第二扫描线及该多条数据线的一第二侧相连；

多个第一补偿结构，各该第一补偿结构位于所对应的该数据线的该第二侧，各该第一补偿结构包括：

一第一导体图案，与该第一扫描线连接；

一第一半导体图案，位于该第一导体图案上方；

一第一源极补偿图案，至少部分位于该第一半导体图案上且与该数据线电连接；以及

多个第二补偿结构，各该第二补偿结构位于所对应的该数据线的该第一侧，各该第二补偿结构包括：

一第二导体图案，与该第二扫描线连接；

一第二半导体图案，位于该第二导体图案上方；以及

一第二源极补偿图案，至少部分位于该第二半导体图案上且与该数据线电连接。

2.根据权利要求1所述的像素阵列基板，其特征在于，该第一像素包括一第一栅极、一第一半导体层、一第一源极以及一第一漏极，该第一栅极与该第一扫描线电连接，该第一半导体层位于该第一栅极上方，该第一源极与该第一漏极至少部分位于该第一半导体层上且该第一源极与该数据线电连接。

3.根据权利要求2所述的像素阵列基板，其特征在于，该第一源极与该第一栅极边界切齐处具有一第一宽度，该第一源极补偿图案与该第一导体图案边界切齐处具有一第二宽度，该第一宽度实质上等于该第二宽度。

4.根据权利要求1所述的像素阵列基板，其特征在于，该第二像素包括一第二栅极、一第二半导体层、一第二漏极以及一第二源极，该第二栅极与该第二扫描线电连接，该第二半导体层位于该第二栅极上方，该第二源极与该第二漏极至少部分位于该第二半导体层上且该第二源极与该数据线电连接。

5.根据权利要求4所述的像素阵列基板，其特征在于，该第二源极与该第二栅极边界切齐处具有一第三宽度，该第二源极补偿图案与该第二导体图案边界切齐处具有一第四宽度，该第三宽度实质上等于该第四宽度。

6.根据权利要求1所述的像素阵列基板，其特征在于，该多个第一导体图案与该多条第一扫描线一体成形。

7.根据权利要求1所述的像素阵列基板，其特征在于，该多个第一源极补偿图案与该多条数据线一体成形。

8.根据权利要求1所述的像素阵列基板，其特征在于，该多个第二导体图案与该多条第二扫描线一体成形。

9.根据权利要求1所述的像素阵列基板，其特征在于，该多个第二源极补偿图案与该多条数据线一体成形。

10.根据权利要求2所述的像素阵列基板，其特征在于，各该第一像素的该第一漏极包括：

一梳型部，环绕该第一源极，该梳型部具有至少两条分支，该至少两条分支中的至少一个延伸至该第一栅极之外以定义出位于该第一栅极之外的至少一凸出部；以及

一连接部，由该梳型部延伸至该第一栅极外，且该凸出部与该连接部分别位于该第一栅极的相对两侧，其中该凸出部与该第一栅极边界切齐处具有一第五宽度，该连接部与该第一栅极边界切齐处具有一第六宽度，该第五宽度实质上等于该第六宽度。

11.根据权利要求10所述的像素阵列基板，其特征在于，该梳型部的该至少两条分支中的一个延伸至该第一栅极之外，而另一个完全地位于该第一栅极所在区域中以使该至少一凸出部的数量为一。

12.根据权利要求4所述的像素阵列基板，其特征在于，各该第二像素的该第二漏极包括：

一梳型部，环绕该第二源极，该梳型部具有至少两条分支，该至少两条分支中的至少一个延伸至该第二栅极之外以定义出位于该第二栅极之外的至少一凸出部；以及

一连接部，由该梳型部延伸至该第二栅极外，且该凸出部与该连接部分别位于该第二栅极的相对两侧，其中该凸出部与该第二栅极边界切齐处具有一第七宽度，该连接部与该第二栅极边界切齐处具有一第八宽度，该第七宽度实质上等于该第八宽度。

13.根据权利要求12所述的像素阵列基板，其特征在于，该梳型部的该至少两条分支中的一个延伸至该第二栅极之外，而另一个完全地位于该第二栅极所在区域中以使该至少一凸出部的数量为一。

14.根据权利要求1所述的像素阵列基板，其特征在于，该第一半导体图案凸出于该第一导体图案。

15.根据权利要求1所述的像素阵列基板，其特征在于，该第二半导体图案凸出于该第二导体图案。

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