CN111883566B - 像素阵列基板 - Google Patents

Abstract

本发明公开了一种像素阵列基板，包括基底、多条信号线、多个像素结构及至少一第一补偿电容。多条信号线设置于基底上，且在同一方向上排列，其中多条信号线包括设置于基底的第一区上的至少一第一信号线。多个像素结构电性连接至多条信号线。至少一第一补偿电容电性连接至至少一第一信号线。至少一第一补偿电容的每一个包括第一半导体图案、第一导电图案以及设置于第一半导体图案与第一导电图案之间的绝缘层。

Description

像素阵列基板

技术领域

本发明是有关于一种像素阵列基板。

背景技术

随着日新月异的科技发展，显示面板于今日社会已是随处可见，并广泛的运用在各种电子产品，例如：智慧型手机(smart mobile phone)、个人数字助理(PersonalDigital Assistant；PDA)、平板电脑(tablet PC)或虚拟实境(Virtual Reality；VR)装置中。

为了满足使用者的需求，显示面板通常会与其他元件(例如：摆放喇叭、光学感应元件或镜头)相整合。然而，为了与其他元件相整合，在设计上显示面板的显示区域通常呈现不规则形状，因而在进行显示时，显示区域内的扫描线容易发生电容不均匀的问题，而造成不同显示区域的亮度差，影响显示效果。

发明内容

本发明提供一种像素阵列基板，性能佳。

本发明的像素阵列基板，包括基底、多条信号线、多个像素结构及至少一第一补偿电容。基底具有第一区以及第一区外的第二区。多条信号线设置于基底上，且在同一方向上排列，其中多条信号线包括至少一第一信号线和多条第二信号线，至少一第一信号线设置于基底的第一区上，且多条第二信号线设置于基底的第二区上。多个像素结构电性连接至多条信号线。至少一第一补偿电容电性连接至至少一第一信号线。至少一第一补偿电容的每一个包括第一半导体图案、第一导电图案以及设置于第一半导体图案与第一导电图案之间的绝缘层。

在本发明的一实施例中，上述的至少一第一补偿电容的至少一第一导电图案电性连接至至少一第一信号线，且至少一第一补偿电容的至少一第一半导体图案电性连接至一驱动电路。

在本发明的一实施例中，至少一第一信号线为多条第一信号线，至少一第一补偿电容为多个第一补偿电容，多个第一补偿电容的多个第一导电图案分别电性连接至多条第一信号线，且多个第一补偿电容的多个第一半导体图案电性连接至驱动电路。一第一补偿电容的第一半导体图案与第一导电图案的具有第一电位差，另一第一补偿电容的第一半导体图案与第一导电图案具有第二电位差，且第一电位差的绝对值大于第二电位差的绝对值。

在本发明的一实施例中，上述的一第一补偿电容的第一半导体图案与另一第一补偿电容的第一半导体图案直接地连接。

在本发明的一实施例中，上述的基底更具有第一区及第二区外的第三区。像素阵列基板适于沿一参考轴弯曲，且参考轴位于第三区。多条信号线更包括设置于基底的第三区上的第三信号线。像素阵列基板更包括第二补偿电容，电性连接至第三信号线。第二补偿电容包括第二半导体图案、第二导电图案及设置于第二半导体图案与第二导电图案之间的绝缘层。

在本发明的一实施例中，上述的第一补偿电容的第一半导体图案与第一导电图案具有第一电位差，第二补偿电容的第二半导体图案与第二导电图案具有第三电位差，且第一电位差的绝对值大于第三电位差的绝对值。

在本发明的一实施例中，上述的第一补偿电容的第一半导体图案于基底上的一垂直投影的面积大于第二补偿电容的第二半导体图案于基底上的一垂直投影的面积。

在本发明的一实施例中，上述的第二补偿电容的第二半导体与第二导电图案的距离大于第一补偿电容的第一半导体图案与第一导电图案的距离。

在本发明的一实施例中，上述的第一补偿电容的第一半导体图案位于第一导电图案与基底之间。

在本发明的一实施例中，上述的第一补偿电容的第一导电图案位于第一半导体图案与基底之间。

附图说明

图1为本发明一实施例的像素阵列基板10的上视示意图。

图2示出位于图1的第一区R1的像素结构PX及第一补偿电容Cm1的等效电路。

图3示出位于图1的第二区R2的像素结构PX的等效电路。

图4为图1的像素阵列基板10的第一补偿电容Cm1的剖面示意图。

图5为图1的像素阵列基板10的第一补偿电容Cm1的上视示意图。

图6示出本发明一实施例的补偿电容与补偿电容的跨压的关系。

图7为本发明一实施例的像素阵列基板10A的上视示意图。

图8为图7的像素阵列基板10A的第二补偿电容Cm2的剖面示意图。

图9为本发明一实施例的像素阵列基板10B的上视示意图。

图10为图9的像素阵列基板10B的第一补偿电容Cm1的剖面示意图。

图11为图9的像素阵列基板10B的第二补偿电容Cm2的剖面示意图。

图12为本发明一实施例的像素阵列基板10B’的上视示意图。

图13为图12的像素阵列基板10B’的第一补偿电容Cm1的上视示意图。

图14为图12的像素阵列基板10B’的第二补偿电容Cm2的上视示意图。

图15为本发明一实施例的像素阵列基板10B”的上视示意图。

图16为图15的像素阵列基板10B”的第一补偿电容Cm1的剖面示意图。

图17为图15的像素阵列基板10B”的第二补偿电容Cm2的剖面示意图。

图18为本发明一实施例的像素阵列基板10D的上视示意图。

图19为图18的像素阵列基板10D的多个第一补偿电容Cm1-1、Cm1-2的上视示意图。

图20为本发明一实施例的像素阵列基板10E的剖面示意图。

其中，附图标记：

10、10A、10B、10B’、10B”、10D、10E:像素阵列基板

110:基底

110a:非直线边缘

112、141:第一导电图案

114、130、150:绝缘层

121:第一半导体图案

122:第二半导体图案

142、162:第二导电图案

Cm1、Cm1’、Cm1-1、Cm1-2:第一补偿电容

Cm2:第二补偿电容

Cst:储存电容

DL、SL:信号线

D1、D3:距离

IC:驱动电路

L1:第一周边走线

L2:第二周边走线

OLED:有机发光二极管元件

PX:像素结构

R1:第一区

R2:第二区

R3:第三区

SL1、SL1-1、SL1-1:第一信号线

SL2:第二信号线

SL3:第三信号线

T1:第一晶体管

T1a、T2a:第一端

T1b、T2b:第二端

T1c、T2c:控制端

T2:第二晶体管

x:参考轴

y:方向

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。

应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。

本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。

除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。

图1为本发明一实施例的像素阵列基板10的上视示意图。

图2示出位于图1的第一区R1的像素结构PX及第一补偿电容Cm1的等效电路。

图3示出位于图1的第二区R2的像素结构PX的等效电路。

图4为图1的像素阵列基板10的第一补偿电容Cm1的剖面示意图。

图5为图1的像素阵列基板10的第一补偿电容Cm1的上视示意图。

图6示出本发明一实施例的补偿电容与补偿电容的跨压的关系，其中所述补偿电容包括一半导体图案、一导电图案及设置于半导体图案与导电图案之间的至少一绝缘层。

请参照图1，像素阵列基板10包括基底110，具有第一区R1及第一区R1外的第二区R2。举例而言，在本实施例中，第一区R1可以是具有非直线边缘110a的异形区，例如但不限于：凹口(notch)区，而第二区R2可以是正常显示区。

在本实施例中，基底110的材质可以是玻璃、石英、有机聚合物、或是不透光/反射材料(例如：晶圆、陶瓷、或其它可适用的材料)、或是其它可适用的材料。

像素阵列基板10还包括多条信号线SL，设置于基底110上，且在同一方向y上排列。多条信号线SL包括第一信号线SL1和多条第二信号线SL2。第一信号线SL1设置于基底110的第一区R1上。多条第二信号线SL2设置于基底110的第二区R2上。

在本实施例中，像素阵列基板10还包括多条信号线DL，与多条信号线SL交错设置。信号线DL与信号线SL分别属于不同的两导电层。举例而言，在本实施例中，信号线SL可以是扫描线，而信号线DL可以是数据线。

请参照图1、图2及图3，像素阵列基板10还包括多个像素结构PX，电性连接至多条信号线SL。

举例而言，在本实施例中，每一像素结构PX可包括第一晶体管T1、第二晶体管T2、储存电容Cst及有机发光二极管元件OLED，其中第一晶体管T1的第一端T1a电性连接至对应的一信号线DL，第一晶体管T1的控制端T1c电性连接至对应的一信号线SL，第一晶体管T1的第二端T1b电性连接至储存电容Cst，储存电容Cst电性连接至第二晶体管T2的控制端T2c，第二晶体管T2的第一端T2a电性连接至具有系统高电位的一电源线(未绘示)，第二晶体管T2的第二端T2b电性连接至有机发光二极管元件OLED的阳极(未绘示)，而有机发光二极管元件OLED的阴极(未绘示)电性连接至具有系统低电位的一共通线(未绘示)。然而，本发明不以此为限，在其它实施例中，像素结构PX也可以是其它型式。

请参照图1，像素阵列基板10还包括第一补偿电容Cm1，电性连接至第一信号线SL1。请参照图4及图5，第一补偿电容Cm1包括第一半导体图案121、第一导电图案141及设置于第一半导体图案121与第一导电图案141之间的绝缘层130。

通过第一补偿电容Cm1的设置，位于第一区R1的一第一信号线SL1所负载的电容可接近于(或实质上等于)位于第二区R2的一第二信号线SL2所负载的电容。

请参照图1，举例而言，在本实施例中，与第一信号线SL1电性连接的多个像素结构PX的数量较少(图1以6个为示例)，与第二信号线SL2电性连接的像素结构PX的数量较多(图1以14个为示例)。因此，第一信号线SL1和与其电性连接的多个像素结构PX之间的电容较小，而第二信号线SL2和与其电性连接的多个像素结构PX之间的电容较大。通过第一补偿电容Cm1的补偿，第一信号线SL1和与其电性连接的多个像素结构PX之间的电容及第一补偿电容Cm1所形成的等效电容可接近于(或实质上等于)第二信号线SL2和与其电性连接的多个像素结构PX之间的电容；也就是说，第一信号线SL1所负载的电容可接近于(或实质上等于)第二信号线SL2所负载的电容。

请参照图4及图6，值得注意的是，第一补偿电容Cm1包括第一半导体图案121、第一导电图案141及设置于第一半导体图案121与第一导电图案141之间的绝缘层130，而第一补偿电容Cm1的大小与第一补偿电容Cm1的跨压(即，第一半导体图案121与第一导电图案141的电位差)相关。也就是说，通过调整第一补偿电容Cm1的跨压就能改变第一补偿电容Cm1的大小。如此一来，便可依照每一像素阵列基板10的实际状况，设定第一补偿电容Cm1的跨压，以使第一补偿电容Cm1具备所需的补偿电容值，进而使第一信号线SL1所负载的电容接近于(或实质上等于)第二信号线SL2所负载的电容，降低第一区R1与第二区R2的亮度差。

具体而言，在本实施例中，第一补偿电容Cm1的第一导电图案141电性连接至第一信号线SL1，且第一补偿电容Cm1的第一半导体图案121电性连接至一驱动电路IC。通过驱动电路IC可设定第一补偿电容Cm1的跨压，以使第一补偿电容Cm1具备所需的补偿电容值。

在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重述。

图7为本发明一实施例的像素阵列基板10A的上视示意图。

图8为图7的像素阵列基板10A的第二补偿电容Cm2的剖面示意图。

图7及图8的像素阵列基板10A与图1的像素阵列基板10类似，两者的差异如下。请参照图7，在本实施例中，像素阵列基板10A具有第三区R3，像素阵列基板10A适于沿参考轴x弯曲，且参考轴x位于像素阵列基板10A的第三区R3上。简言之，像素阵列基板10A具有可弯折的第三区R3，且第三区R3位于第二区R2之中。

请参照图7，像素阵列基板10A的多条信号线SL包括一第三信号线SL3，设置于基底110的第三区R3上。像素阵列基板10A更包括第二补偿电容Cm2，电性连接至第三信号线SL3。请参照图7及图8，第二补偿电容Cm2包括第二半导体图案122、第二导电图案142以及设置于第二半导体图案122与第二导电图案142之间的绝缘层130。

举例而言，在本实施例中，与第三信号线SL3电性连接的像素结构PX的数量与第二信号线SL2电性连接的像素结构PX的数量可相同；当像素阵列基板10A未被弯折时，第三信号线SL3所负载的电容与第二信号线SL2所负载的电容大致上相等，而第三区R3的亮度实质上等于第二区R2的亮度；然而，当像素阵列基板10A沿着位于第三区R3的参考轴x弯曲时，第三区R3上的各构件(例如：信号线SL、像素结构PX等)的膜厚改变，导致第三信号线SL3所负载的电容大小发生变化，进而造成第二区R2与第三区R3的亮度差。此时，通过第二补偿电容Cm2的补偿，第三信号线SL3和与其电性连接的多个像素结构PX之间的电容及第二补偿电容Cm2所形成的等效电容会接近于(或实质上等于)第二信号线SL2和与其电性连接的多个像素结构PX之间的电容。也就是说，通过第二补偿电容Cm2的补偿，第三信号线SL3所负载的电容可接近于(或实质上等于)第二信号线SL2所负载的电容。藉此，能降低因弯折所造成的第二区R2与第三区R3的亮度差。

图9为本发明一实施例的像素阵列基板10B的上视示意图。

图10为图9的像素阵列基板10B的第一补偿电容Cm1的剖面示意图。

图11为图9的像素阵列基板10B的第二补偿电容Cm2的剖面示意图。

图9的像素阵列基板10B与图1的像素阵列基板10类似，两者的差异在于：在图9的实施例中，像素阵列基板10B除了具有第一区R1及第二区R2外，还具有第三区R3。像素阵列基板10B适于沿参考轴x弯曲，且参考轴x位于像素阵列基板10B的第三区R3。像素阵列基板10B的第三区R3为可弯折区，且第三区R3位于第一区R1与部分的第二区R2之间。

请参照图9，像素阵列基板10B的多条信号线SL除了包括分别设置于第一区R1及第二区R2上的第一信号线SL1及多条第二信号线SL2外，更包括设置于第三区R3上的第三信号线SL3。像素阵列基板10A除了包括与第一信号线SL1电性连接的第一补偿电容Cm1外，更包括与第三信号线SL3电性连接的第二补偿电容Cm2。

请参照图9及图10，第一补偿电容Cm1包括第一半导体图案121、第一导电图案141以及设置于第一半导体图案121与第一导电图案141之间的绝缘层130。

请参照图9及图11，类似地，第二补偿电容Cm2包括第二半导体图案122、第二导电图案142以及设置于第二半导体图案122与第二导电图案142之间的绝缘层130。

在本实施例中，第一区R1为异形区，第三区R3为可弯折区，第一区R1所需的补偿电容的大小(即第一补偿电容Cm1的补偿电容值)与第三区R3所需的补偿电容的大小(即第一补偿电容Cm1的补偿电容值)不同。

举例而言，在本实施例中，虽然第一补偿电容Cm1的构造与第二补偿电容Cm2的构造实质上相同，但利用驱动电路IC施加不同的跨压至第一补偿电容Cm1与第二补偿电容Cm2，可使第一补偿电容Cm1与第二补偿电容Cm2具有不同的补偿电容值。藉此，即使第一区R1所需的补偿电容的大小与第三区R3所需的补偿电容的大小不同，仍能同时降低第一区R1与第二区R2的亮度差及第三区R3与第二区R2的亮度差。

举例而言，在本实施例中，第一补偿电容Cm1的第一半导体图案121与第一导电图案141具有第一电位差，第二补偿电容Cm2的第二半导体图案122与第二导电图案142具有第三电位差，且第一电位差的绝对值大于第三电位差的绝对值。藉此，可令第一补偿电容Cm1大于第二补偿电容Cm2，进而同时降低第一区R1与第二区R2的亮度差及第三区R3与第二区R2的亮度差。

图12为本发明一实施例的像素阵列基板10B’的上视示意图。

图13为图12的像素阵列基板10B’的第一补偿电容Cm1的上视示意图。

图14为图12的像素阵列基板10B’的第二补偿电容Cm2的上视示意图。

图12、图13及图14的像素阵列基板10B’与图9、图10及图11的像素阵列基板10B类似，两者的差异如下。请参照图12、图13及图14，在本实施例中，分别位于第一区R1及第三区R3的第一补偿电容Cm1及第二补偿电容Cm2具有不同的构造。

具体而言，在本实施例中，第一补偿电容Cm1的第一半导体图案121于基底110上的垂直投影的面积大于第二补偿电容Cm2的第二半导体图案122于基底110上的垂直投影的面积。藉此，也可令第一补偿电容Cm1大于第二补偿电容Cm2，进而同时降低第一区R1与第二区R2的亮度差及第三区R3与第二区R2的亮度差。

图15为本发明一实施例的像素阵列基板10B”的上视示意图。

图16为图15的像素阵列基板10B”的第一补偿电容Cm1的剖面示意图。

图17为图15的像素阵列基板10B”的第二补偿电容Cm2的剖面示意图。

图15、图16及图17的像素阵列基板10B”与图9、图10及图11的像素阵列基板10B类似，两者的差异如下。请参照图15、图16及图17，在本实施例中，分别位于第一区R1及第三区R3的第一补偿电容Cm1及第二补偿电容Cm2具有不同的构造。

具体而言，在本实施例中，第一补偿电容Cm1的第一半导体图案121与第一导电图案141之间夹有绝缘层130，第二补偿电容Cm2的第二半导体122与第二导电图案162之间除了夹有绝缘层130外更夹有另一绝缘层150，而使得第二补偿电容Cm2的第二半导体122与第二导电图案162的距离D3大于第一补偿电容Cm1的第一半导体图案121与第一导电图案141的距离D1。藉此，也可令第二补偿电容Cm2小于第一补偿电容Cm1，进而同时降低第一区R1与第二区R2的亮度差及第三区R3与第二区R2的亮度差。

图18为本发明一实施例的像素阵列基板10D的上视示意图。

图19为图18的像素阵列基板10D的多个第一补偿电容Cm1的上视示意图。

图18及图19的像素阵列基板10D与图1的像素阵列基板10类似，两者的差异如下。请参照图18及图19，在本实施例中，像素阵列基板10D更包括多个第一补偿电容Cm1-1、Cm1-2，分别与多条第一信号线SL1-1、SL1-2电性连接。与第一信号线SL1-1电性连接的多个像素结构PX的数量较少，与第一信号线SL1-2电性连接的像素结构PX的数量较多。每一第一补偿电容Cm1-1、Cm1-2包括第一半导体图案121、第一导电图案141以及设置于第一半导体图案121与第一导电图案141之间的绝缘层130(可参考图4)。

在本实施例中，第一补偿电容Cm1-1的第一半导体图案121与一第一补偿电容Cm1-2的一第一半导体图案121可直接地连接。在本实施例中，第一补偿电容Cm1-1的第一半导体图案121通过一第一周边走线L1电性连接至驱动电路IC，以具有第一电位差；第一补偿电容Cm1-2的第一半导体图案121通过一第二周边走线L2电性连接至驱动电路IC，以具有第二电位差，其中第一电位差大于第二电位差。藉由上述电位差的调整可达到所期望的电压/电容梯度变化，以降低第一区R1与第二区R2的亮度差异，并缩减多个第一补偿电容Cm1-1、Cm1-2所需的布局(layout)空间。

图20为本发明一实施例的像素阵列基板10E的剖面示意图。图20的像素阵列基板10E与图4的像素阵列基板10类似，两者的差异在于，图20的第一补偿电容Cm1’的构造与图4的第一补偿电容Cm1的构造不同。

具体而言，在图4的实施例中，第一补偿电容Cm1的第一半导体图案121位于第一导电图案141与基底110之间。也就是说，在图4的实施例中，第一补偿电容Cm1的第一导电图案141是利用设置于第一半导体图案121上方的导电层来制作。在图20的实施例中，第一补偿电容Cm1’包括第一导电图案112、第一半导体图案121以及位于第一半导体图案121与第一导电图案112之间的绝缘层114。不同的是，在图20的实施例中，第一补偿电容Cm1’的第一导电图案112位于第一半导体图案121与基底110之间。也就是说，在图20的实施例中，第一补偿电容Cm1’的第一导电图案112是利用设置于第一半导体图案121下方的导电层来制作。

图20的第一补偿电容Cm1’的构造也可用以取代前述任一实施例的第一补偿电容Cm1及/或第二补偿电容Cm2。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (7)

1.一种像素阵列基板，其特征在于，包括：

一基底，具有一第一区以及该第一区外的一第二区，该第一区为异形区，该第二区为正常显示区；

多条信号线，设置于该基底上，且在同一方向上排列，其中该些信号线包括至少一第一信号线和多条第二信号线，该至少一第一信号线设置于该基底的该第一区上，且该些第二信号线设置于该基底的该第二区上；

多个像素结构，电性连接至该些信号线；以及

至少一第一补偿电容，电性连接至该至少一第一信号线，其中该至少一第一补偿电容的每一个包括：

一第一半导体图案；

一第一导电图案；以及

一绝缘层，设置于该第一半导体图案与该第一导电图案之间；

该至少一第一补偿电容的至少一该第一导电图案电性连接至该至少一第一信号线，且至少一该第一补偿电容的至少一该第一半导体图案电性连接至一驱动电路；

该至少一第一信号线为多条第一信号线，该至少一第一补偿电容为多个第一补偿电容，该些第一补偿电容的多个第一导电图案分别电性连接至该些第一信号线，且该些第一补偿电容的多个第一半导体图案电性连接至该驱动电路；其中，一该第一补偿电容的该第一半导体图案与该第一导电图案的具有一第一电位差，另一该第一补偿电容的该第一半导体图案与该第一导电图案具有一第二电位差，且该第一电位差的绝对值大于该第二电位差的绝对值；

一该第一补偿电容的该第一半导体图案与另一该第一补偿电容的该第一半导体图案直接地连接。

2.如权利要求1所述的像素阵列基板，其特征在于，该基底更具有该第一区及该第二区外的一第三区，该像素阵列基板适于沿一参考轴弯曲，该参考轴位于该第三区，该些信号线更包括一第三信号线，该第三信号线设置于该基底的该第三区上，且该像素阵列基板更包括：

一第二补偿电容，电性连接至该第三信号线，其中该第二补偿电容包括：

一第二半导体图案；

一第二导电图案；以及

一绝缘层，设置于该第二半导体图案与该第二导电图案之间。

3.如权利要求2所述的像素阵列基板，其特征在于，一该第一补偿电容的该第一半导体图案与该第一导电图案具有一第一电位差，该第二补偿电容的该第二半导体图案与该第二导电图案具有一第三电位差，且该第一电位差的绝对值大于该第三电位差的绝对值。

4.如权利要求2所述的像素阵列基板，其特征在于，该第一补偿电容的该第一半导体图案于该基底上的一垂直投影的面积大于该第二补偿电容的该第二半导体图案于该基底上的一垂直投影的面积。

5.如权利要求2所述的像素阵列基板，其特征在于，该第二补偿电容的该第二半导体与该第二导电图案的距离大于该第一补偿电容的该第一半导体图案与该第一导电图案的距离。

6.如权利要求1所述的像素阵列基板，其特征在于，该第一补偿电容的该第一半导体图案位于该第一导电图案与该基底之间。

7.如权利要求1所述的像素阵列基板，其特征在于，该第一补偿电容的该第一导电图案位于该第一半导体图案与该基底之间。