KR20100070729A - 유기전계 발광소자용 어레이 기판 - Google Patents

유기전계 발광소자용 어레이 기판 Download PDF

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KR20100070729A
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Abstract

본 발명은 유기전계 발광소자에 관한 것으로, 보다 상세하게는 정전기에 기인한 구동 소자의 파괴를 방지할 수 있는 유기전계 발광소자용 어레이 기판에 관한 것이다.
이를 위한 본 발명에 따른 유기전계 발광소자용 어레이 기판은 기판과; 상기 기판 상의 일 방향으로 구성된 게이트 배선과; 상기 게이트 배선과 평행하게 이격된 보상배선과; 상기 게이트 배선 및 보상배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선 및 전원배선과; 상기 게이트 및 데이터 배선의 교차지점에 위치하는 제 1 트랜지스터, 상기 제 1 트랜지스터와 연결된 제 2 트랜지스터, 상기 제 1 및 제 2 트랜지스터와 연결되고, 상기 보상배선으로부터 보상신호를 인가받는 제 3 트랜지스터와; 상기 제 2 트랜지스터와 연결되고, 상기 전원배선과 중첩된 하부로 연장된 게이트 패턴과; 상기 게이트 패턴과 중첩된 하부로 이와 대응되는 면적으로 형성된 반도체 패턴과; 상기 제 2 트랜지스터와 연결된 유기발광 다이오드를 포함하는 것을 특징으로 한다.

Description

유기전계 발광소자용 어레이 기판{Array Substrate of Organic Electro-luminescent Device}
본 발명은 유기전계 발광소자에 관한 것으로, 보다 상세하게는 정전기에 기인한 구동 소자의 파괴를 방지할 수 있는 유기전계 발광소자용 어레이 기판에 관한 것이다.
일반적으로, 평판 표시장치 중 하나인 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 갖는다. 또한 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류의 5V 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하다.
이러한 특성을 갖는 유기전계 발광소자는 수동 매트릭스 방식과 능동 매트릭스 방식으로 구분된다. 상기 수동 매트릭스 방식에서는 주사선(scan line)과 신호 선(signal line)이 교차하면서 매트릭스 형태로 소자를 구성하므로, 각각의 픽셀을 구동하기 위하여 주사선을 시간에 따라 순차적으로 구동하므로, 요구되는 평균 휘도를 나타내기 위해서는 평균 휘도에 라인수를 곱한 것 만큼의 순간 휘도를 내야만 한다.
그러나, 능동 매트릭스 방식에서는, 화소를 온/오프(on/off)하는 스위칭 소자인 박막트랜지스터(Thin Film Transistor)가 화소 별로 위치하고, 이 박막트랜지스터와 연결된 제 1 전극은 화소 단위로 온/오프되고, 상기 제 1 전극과 대향하는 제 2 전극은 전면에 형성되어 공통전극이 된다.
상기 능동 매트릭스 방식에서는 픽셀에 인가된 전압이 스토리지 커패시터(storage capacitor: Cst)에 충전되어 있어, 그 다음 프레임(frame)의 신호가 인가될 때까지 전원을 인가해 주도록 함으로써, 주사선의 수에 관계없이 한 화면동안 계속해서 구동한다. 따라서, 낮은 전류를 인가하더라도 동일한 휘도를 나타내므로 저소비전력, 고정세, 대형화가 가능한 장점으로 최근에는 능동 매트릭스 방식의 유기전계 발광소자가 주로 이용되고 있다.
이러한 능동 매트릭스 방식의 유기전계 발광소자의 기본적인 구조 및 동작특성에 대해서는 이하 첨부한 도면을 참조하여 상세히 설명하도록 한다.
도 1은 일반적인 능동 매트릭스 방식의 유기전계 발광소자의 단위 화소에 대해 나타낸 회로도이다.
도시한 바와 같이, 종래에 따른 능동 매트릭스 방식의 유기전계 발광소자의 단위 화소는 제 1 트랜지스터(T1), 제 2 트랜지스터(T2), 스토리지 캐패시터(Cst) 및 유기발광 다이오드(E)로 이루어진다.
즉, 일 방향으로 형성된 게이트 배선(GL)과, 상기 게이트 배선(GL)과 수직 교차하여 화소 영역(P)을 정의하는 데이터 배선(DL)과, 상기 데이터 배선(DL)과 이격하며 전원전압을 인가하기 위한 전원배선(PL)이 각각 형성된다.
또한, 상기 게이트 배선(GL)과 데이터 배선(DL)의 교차지점에는 제 1 트랜지스터(T1)가 형성되고, 상기 제 1 트랜지스터(T1)와 전기적으로 연결된 제 2 트랜지스터(T2)가 형성된다.
이 때, 상기 제 2 트랜지스터(T2)는 유기발광 다이오드(E)와 전기적으로 연결된다. 즉, 상기 유기발광 다이오드(E)의 일측 단자인 제 1 전극은 제 2 트랜지스터(T2)의 드레인 전극과 연결되고, 타측 단자인 제 2 전극은 전원배선(PL)과 연결된다. 상기 전원배선(PL)은 전원전압을 유기발광 다이오드(E)로 전달하는 기능을 한다. 또한, 상기 제 2 트랜지스터(T2)의 게이트 전극과 제 1 트랜지스터(T1)의 소스 전극 사이에는 스토리지 커패시터(Cst)가 형성된다.
따라서, 상기 게이트 배선(GL)을 통해 신호가 인가되면 제 1 트랜지스터(T1)가 턴-온(turn-on) 되고, 상기 데이터 배선(DL)의 신호가 제 2 트랜지스터(T2)의 게이트 전극에 전달되어 제 2 트랜지스터(T2)의 턴-온으로 이에 연결된 유기발광 다이오드(E)의 전계-전공쌍에 의해 빛이 출력된다. 이 때, 상기 제 2 트랜지스터(Td)가 턴-온 상태가 되면, 전원배선(PL)으로부터 유기발광 다이오드(E)에 흐르는 전류의 레벨이 정해지며 이로 인해 유기발광 다이오드(E)는 그레이 스케일(gray scale)을 구현할 수 있게 된다.
또한, 상기 스토리지 커패시터(Cst)는 제 1 트랜지스터(T1)가 오프(off) 되었을 때, 제 2 트랜지스터(T2)의 게이트 전압을 일정하게 유지시키는 역할을 함으로써 제 1 트랜지스터(T1)가 오프(off) 상태가 되더라도 다음 프레임(frame)까지 유기발광 다이오드(E)에 흐르는 전류의 레벨을 일정하게 유지할 수 있게 된다.
그러나, 이와 같이 제 1 및 제 2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 사용하는 회로를 적용한 유기전계 발광소자의 경우, 유기전계 발광소자를 제조하는 과정에서 발생되는 불균일성에 의해 제 2 트랜지스터의 구동 특성, 보다 구체적으로는 제 2 트랜지스터의 문턱 전압 값의 편차에 따른 제 2 트랜지스터의 열화 문제로 인해 휘도 불균일이 발생되는 문제가 있다.
이와 같이, 제 2 트랜지스터의 열화 문제로 인한 휘도 불균일의 문제를 해소하기 위한 일환으로, 제 2 트랜지스터와 연결된 제 3 트랜지스터가 추가 설계되는 보상회로에 대한 연구가 활발히 진행되고 있다. 이러한 보상회로에 대해서는 하기에 첨부한 도면을 참조하여 보다 상세히 설명하도록 한다.
도 2a와 도 2b는 보상회로가 구비된 유기전계 발광소자의 단위 화소를 나타낸 평면도 및 회로도이다.
도 2a 및 도 2b에 도시한 바와 같이, 보상회로가 구비된 유기전계 발광소자의 단위 화소는 제 1 트랜지스터(T1), 제 2 트랜지스터(T2), 제 3 트랜지스터(T3), 스토리지 커패시터(Cst)와 유기발광 다이오드(E)로 이루어진다.
즉, 일 방향으로 게이트 배선(GL)이 형성되고, 상기 게이트 배선(GL)과 평행하게 이격하여 보상배선(CL)이 형성된다. 또한, 상기 게이트 배선(GL) 및 보상배 선(CL)과 수직 교차하여 화소 영역(P)을 정의하는 데이터 배선(DL)과, 상기 데이터 배선(DL)과 이격하며 전원전압을 인가하기 위한 전원배선(PL)이 각각 형성된다. 상기 보상배선(CL)은 게이트 배선(GL)과 동일층 동일 물질로 형성될 수 있다.
게이트 배선(GL)과 데이터 배선(DL)의 교차지점에는 제 1 트랜지스터(T1)가 형성되고, 상기 교차지점과 이격된 일측으로 제 1 트랜지스터(T1)와 전기적으로 연결된 제 2 트랜지스터(T2)가 형성된다. 또한, 제 1 및 제 2 트랜지스터(T1, T2)와 연결되며, 보상배선(CL)으로부터 보상신호를 인가받는 제 3 트랜지스터(T)가 더 형성된다.
도면으로 상세히 제시하지는 않았지만, 상기 제 1, 제 2, 제 3 트랜지스터(T1, T2, T3)는 게이트 전극(25a, 25b, 25c), 반도체층(40a, 40b, 40c), 소스 전극(32a, 32b, 32c) 및 드레인 전극(34a, 34b, 34c)을 각각 포함한다. 상기 반도체층(40a, 40b, 40c)은 결정질 실리콘(p-Si)으로 이루어진 단일층으로 형성된다.
이 때, 제 2 트랜지스터(T2)는 유기발광 다이오드(E)와 전기적으로 연결된다. 즉, 상기 유기발광 다이오드(E)의 일측 단자인 제 1 전극은 제 6 콘택홀(CH6)을 통해 제 2 트랜지스터(T2)의 드레인 전극(34b)과 연결되고, 타측 단자인 제 2 전극은 전원배선(PL)과 연결된다. 상기 반도체층(40a, 40b, 40c)은 제 1, 제 2, 제 3, 제 4 콘택홀(CH1, CH2, CH3, CH4)을 통해 제 1 트랜지스터(T1)의 소스 및 드레인 전극(32a, 34a), 제 2 트랜지스터(T2)의 소스 및 드레인 전극(32b, 34b), 제 3 트랜지스터(T3)의 소스 및 드레인 전극(32c, 34b)과 각각 연결된다.
또한, 제 2 트랜지스터(T2)의 게이트 전극(25b)은 제 5 콘택홀(CH5)을 통해 전원배선(PL)과 중첩된 하부로 연장된 아일랜드 형태의 게이트 패턴(GP)과 연결된다. 상기 게이트 패턴(GP)은 게이트 배선(GL) 및 보상배선(CL)과 동일층 동일 물질로 형성될 수 있다.
상기 전원배선(PL)은 전원전압을 유기발광 다이오드(E)로 전달하는 기능을 한다. 또한, 상기 제 2 트랜지스터(T2)와 제 3 트랜지스터(T2)의 사이에는 병렬로 연결된 스토리지 커패시터(Cst)가 형성된다.
따라서, 상기 게이트 배선(GL)을 통해 게이트 신호가 인가되면 제 1 트랜지스터(T1)가 턴-온(turn-on) 되고, 상기 데이터 배선(DL)의 신호가 제 2 트랜지스터(T2)에 전달되어 제 2 트랜지스터(T2)의 턴-온으로 이에 연결된 유기발광 다이오드(E)의 전계-전공쌍에 의해 빛이 출력된다. 이 때, 상기 제 2 트랜지스터(T2)가 턴-온 상태가 되면, 전원배선(PL)으로부터 유기발광 다이오드(E)에 흐르는 전류의 레벨이 정해지며 이로 인해 유기발광 다이오드(E)는 그레이 스케일(gray scale)을 구현할 수 있게 된다.
또한, 상기 스토리지 커패시터(Cst)는 제 1 트랜지스터(T1)가 오프(off) 되었을 때, 제 2 트랜지스터(T2)의 게이트 전압을 일정하게 유지시키는 역할을 한다. 따라서, 상기 제 1 트랜지스터(T1)가 오프(off) 상태가 되더라도 다음 프레임(frame)까지 유기발광 다이오드(E)에 흐르는 전류의 레벨을 일정하게 유지시킬 수 있게 된다.
이 때, 제 3 트랜지스터(T3)와 연결된 보상배선(CL)에 보상신호를 인가하게 되면, 제 3 트랜지스터(T3)와 제 2 트랜지스터(T2)가 연결되어 제 2 트랜지스 터(T2)의 특성 편차를 감소시킬 수 있게 된다. 따라서, 제 2 트랜지스터(T2)를 지속적으로 구동하는 데 기인하여 발생되는 열화 현상에 따른 특성 편차의 변동을 완화시킬 수 있게 되고, 나아가 열화 현상에 따른 휘도 불균일의 문제를 개선할 수 있게 된다.
도 3a 내지 도 3c는 종래에 따른 보상 회로가 구비된 유기전계 발광소자의 일부 제조과정을 나타낸 공정 평면도이고, 도 4a 내지 도 4c는 도 3a 내지 도 3c의 Ⅳ-Ⅳ'선을 따라 절단하여 나타낸 공정 단면도로, 이를 참조하여 보다 상세히 설명하도록 한다.
도 3a 및 도 4a에 도시한 바와 같이, 기판(10)의 상부 전면으로 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 버퍼층(20)을 형성하게 된다. 상기 버퍼층(20)의 상부로는 순수한 비정질 실리콘(a-Si)을 증착하고 이를 결정화하여 결정질 실리콘층(미도시)을 한다. 다음으로, 상기 결정질 실리콘층을 패턴하여 제 1, 제 2, 제 3 트랜지스터(도 2a의 T1, T2, T3)에 대응되는 반도체층(40a, 40b, 40c)을 형성하게 된다.
도 3b 및 도 4b에 도시한 바와 같이, 상기 반도체층(40a, 40b, 40c)이 형성된 기판(10) 상부 전면으로는 구리, 구리 합금, 알루미늄, 알루미늄 합금, 크롬, 티타늄 등을 포함하는 도전성 물질 그룹 선택된 하나를 증착하여 게이트 금속층(30)을 형성하게 된다. 상기 게이트 금속층(30)이 형성된 기판(10) 상부 전면으 로는 포토레지스트를 도포하여 감광층(90)을 형성하고 이와 이격된 상부로 게이트 배선(도 2a의 GL), 보상 배선(도 2a의 CL) 및 게이트 패턴(도 2a의 GP)이 형성될 영역으로 차단부(T2)가 위치하고, 이를 제외한 전 영역은 투과부(T1)가 위치하는 마스크(M)를 정렬하는 단계를 진행한다.
다음으로, 도 3c 및 도 4c에 도시한 바와 같이, 상기 마스크(도 4b의 M) 상부에서 기판(10) 방향으로 노광, 현상 및 식각 공정을 포함하는 패턴 공정을 진행하여, 일 방향으로 연장된 게이트 배선(GL)과, 상기 게이트 배선(GL)과 평행하게 이격된 보상 배선(CL)을 형성하게 된다. 또한, 상기 게이트 배선(GL) 및 보상 배선(CL)과 이격되고 전원배선(도 2a의 PL)이 형성될 영역과 대응되는 위치로 게이트 패턴(GP)을 형성하게 된다.
그러나, 전술한 노광 공정을 진행하는 과정에서, 노광기(미도시)로부터 조사된 빛에 의해 에너지가 발생하게 된다. 이러한 에너지는 게이트 패턴(GP)의 가장자리 측면으로 전계를 집중시키는 요인으로 작용하게 된다. 특히, 게이트 패턴(GP)의 가장자리 측면에 집중된 전계는 그 최 하부에 위치하는 제 2 트랜지스터의 반도체층(42b)과 중첩된 부분(F)으로 흘러들어가게 된다.
이와 같이, 제 2 트랜지스터의 반도체층(42b)과 중첩된 상부에 위치하는 게이트 패턴(GP)으로의 전계 집중은 이 부분(F)으로 순간적인 정전기를 야기시키고, 나아가 게이트 패턴(GP)과 중첩된 하부의 게이트 절연막(45)을 뚫고 그 하부의 제 2 트랜지스터의 반도체층(42b)으로 흘러들어가는 과정에서 순간적인 정전기의 발생에 기인하여 게이트 절연막(45)을 파괴시키는 문제를 유발하고 있다.
이러한 제 2 트랜지스터의 반도체층(42b)과 중첩된 상부로 게이트 패턴(GP)을 형성하는 과정에서 전술한 이유로 게이트 절연막(45)이 파괴될 경우, 이미 게이트 절연막(45)의 파괴로 인해 후속 공정으로 제 2 트랜지스터를 형성하더라도 이 부분(F)은 이미 암점 불량으로 작용하게 된다. 특히, 이러한 게이트 절연막(45)의 파괴는 임의의 화소에서 동시 다발적으로 발생된다는 측면에서 생산 수율을 급격히 저해하는 요인이 되고 있다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 보상회로가 구비된 유기전계 발광소자용 어레이 기판에 있어서, 정전기에 의한 소자 파괴를 미연에 방지하는 것을 통해 생산 수율을 향상시키는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 유기전계 발광소자용 어레이 기판은 기판과; 상기 기판 상의 일 방향으로 구성된 게이트 배선과; 상기 게이트 배선과 평행하게 이격된 보상배선과; 상기 게이트 배선 및 보상배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선 및 전원배선과; 상기 게이트 및 데이터 배선의 교차지점에 위치하는 제 1 트랜지스터, 상기 제 1 트랜지스터와 연결된 제 2 트랜지스터, 상기 제 1 및 제 2 트랜지스터와 연결되고, 상기 보상배선으로부터 보상 신호를 인가받는 제 3 트랜지스터와; 상기 제 2 트랜지스터와 연결되고, 상기 전원배선과 중첩된 하부로 연장된 게이트 패턴과; 상기 게이트 패턴과 중첩된 하부로 이와 대응되는 면적으로 형성된 반도체 패턴과; 상기 제 2 트랜지스터와 연결된 유기발광 다이오드를 포함하는 것을 특징으로 한다.
이 때, 상기 제 2 트랜지스터와 제 3 트랜지스터의 사이로는 병렬 연결된 스토리지 커패시터가 더 형성된다. 상기 스토리지 커패시터는 상기 게이트 패턴을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 전원배선을 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극의 사이 공간에 개재된 게이트 절연막을 유전체층으로 한다.
또한, 상기 제 1, 제 2, 제 3 트랜지스터는 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 각각 포함한다. 상기 게이트 패턴은 게이트 전극과, 상기 반도체 패턴은 반도체층과 동일층 동일 물질로 각각 형성될 수 있다. 상기 반도체 패턴은 상기 반도체층과는 전기적으로 절연된 아일랜드 형태로 형성된 것을 특징으로 한다.
본 발명에 따른 보상회로가 구비된 유기전계 발광소자는 정전기에 의한 구동 소자의 파괴를 미연에 방지하는 것을 통해 생산 수율을 향상시킬 수 있는 효과가 있다.
--- 실시예 ---
본 발명은 보상회로가 구비된 유기전계 발광소자용 어레이 기판에 관한 것으로, 특히 제 2 트랜지스터의 게이트 전극과 연결된 게이트 패턴과 중첩된 하부로 이와 대응되는 면적으로 설계된 아일랜드 형태의 반도체 패턴을 형성한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 보상회로가 구비된 유기전계 발광소자에 대해 설명하도록 한다.
도 5는 본 발명에 따른 보상회로가 구비된 유기전계 발광소자용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 본 발명에 따른 보상회로가 구비된 유기전계 발광소자용 어레이 기판의 단위 화소는 제 1 트랜지스터(T1), 제 2 트랜지스터(T2), 제 3 트랜지스터(T3), 스토리지 캐패시터(Cst)와 유기발광 다이오드(E)로 이루어진다.
즉, 일 방향으로 게이트 배선(GL)을 형성하고, 상기 게이트 배선(GL)과 평행하게 이격된 보상배선(CL)을 형성한다. 또한, 상기 게이트 배선(GL) 및 보상배선(CL)과 수직 교차하여 화소 영역(P)을 정의하는 데이터 배선(DL)과, 상기 데이터 배선(DL)과 이격하며 전원전압을 인가하기 위한 전원배선(PL)을 각각 형성한다. 상기 보상배선(CL)은 게이트 배선(GL)과 동일층 동일 물질로 형성될 수 있다.
상기 게이트 배선(GL)과 데이터 배선(DL)의 교차지점에는 제 1 트랜지스터(T1)를 형성하고, 상기 교차지점과 이격된 일측으로 제 1 트랜지스터(T1)와 전기 적으로 연결된 제 2 트랜지스터(T2)를 형성한다. 또한, 제 1 및 제 2 트랜지스터(T1, T2)와 연결되며, 보상배선(CL)으로부터 보상신호를 인가받는 제 3 트랜지스터(T)를 형성한다.
도면으로 상세히 제시하지는 않았지만, 상기 제 1, 제 2, 제 3 트랜지스터(T1, T2, T3)는 게이트 전극(125a, 125b, 125c), 반도체층(140a, 140b, 140c), 소스 전극(132a, 132b, 132c) 및 드레인 전극(134a, 134b, 134c)을 각각 포함한다. 상기 반도체층(140a, 140b, 140c)은 결정질 실리콘(p-Si)으로 이루어진 단일층으로 형성된다. 또한, 반도체층(140a, 140b, 140c)은 순수한 비정질 실리콘(a-Si:H)으로 이루어진 액티브층과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층이 차례로 적층된 이중층 구조로 형성될 수 있다.
이 때, 제 2 트랜지스터(T2)는 유기발광 다이오드(E)와 전기적으로 연결된다. 즉, 상기 유기발광 다이오드(E)의 일측 단자인 제 1 전극은 제 6 콘택홀(CH6)을 통해 제 2 트랜지스터(T2)의 드레인 전극(134b)과 연결되고, 타측 단자인 제 2 전극은 전원배선(PL)과 연결된다. 상기 반도체층(140a, 140b, 140c)은 제 1, 제 2, 제 3, 제 4 콘택홀(CH1, CH2, CH3, CH4)을 통해 제 1 트랜지스터(T1)의 소스 및 드레인 전극(132a, 134a), 제 2 트랜지스터(T2)의 소스 및 드레인 전극(132b, 134b), 제 3 트랜지스터(T3)의 소스 및 드레인 전극(132c, 134c)과 각각 연결된다.
또한, 제 2 트랜지스터(T2)의 게이트 전극(125b)은 제 5 콘택홀(CH5)을 통해 전원배선(PL)과 중첩된 하부로 연장된 아일랜드 형태의 게이트 패턴(GP)과 연결된다. 상기 게이트 패턴(GP)은 게이트 배선(GL) 및 보상배선(CL)과 동일층 동일 물 질로 형성될 수 있다. 상기 게이트 패턴(GP)과 중첩된 하부로는 이와 대응되는 면적으로 반도체층(140a, 140b, 140c)과 동일층 동일 물질로 이루어지고, 전기적으로 절연된 아일랜드 형태의 반도체 패턴(SP)이 더 형성된다.
상기 전원배선(PL)은 전원전압을 유기발광 다이오드(E)로 전달하는 기능을 한다. 또한, 상기 제 2 트랜지스터(T1)와 제 3 트랜지스터(T3)의 사이에는 병렬로 연결된 스토리지 커패시터(Cst)가 형성된다.
상기 스토리지 커패시터(Cst)는 제 2 트랜지스터(T2)의 게이트 전극(125b)과 연결된 게이트 패턴(GP)을 제 1 전극으로 하고, 이와 중첩되는 전원배선(PL)을 제 2 전극으로 하며, 제 1 및 제 2 전극의 사이 공간에 개재된 게이트 절연막(미도시)을 유전체층으로 한다.
따라서, 상기 게이트 배선(GL)을 통해 게이트 신호가 인가되면 제 1 트랜지스터(T1)가 턴-온(turn-on) 되고, 상기 데이터 배선(DL)의 신호가 제 2 트랜지스터(T2)의 게이트 전극(125a)에 전달되어 제 2 트랜지스터(T2)의 턴-온으로 이에 연결된 유기발광 다이오드(E)의 전계-전공쌍에 의해 빛이 출력된다. 이 때, 상기 제 2 트랜지스터(T2)가 턴-온 상태가 되면, 전원배선(PL)으로부터 유기발광 다이오드(E)에 흐르는 전류의 레벨이 정해지며 이로 인해 유기발광 다이오드(E)는 그레이 스케일(gray scale)을 구현할 수 있게 된다.
또한, 상기 스토리지 커패시터(Cst)는 제 1 트랜지스터(T1)가 오프(off) 되었을 때, 제 2 트랜지스터(T2)의 게이트 전압을 일정하게 유지시키는 역할을 한다. 따라서, 상기 제 1 트랜지스터(T1)가 오프(off) 상태가 되더라도 다음 프레 임(frame)까지 유기발광 다이오드(E)에 흐르는 전류의 레벨을 일정하게 유지시킬 수 있게 된다.
이 때, 제 3 트랜지스터(T3)와 연결된 보상배선(CL)에 보상신호를 인가하게 되면, 제 3 트랜지스터(T3)와 제 2 트랜지스터(T2)가 연결되어 제 2 트랜지스터(T2)의 특성 편차를 감소시킬 수 있게 된다. 따라서, 제 2 트랜지스터(T2)를 지속적으로 구동하는 데 기인하여 발생되는 열화 현상에 의한 특성 편차의 변동을 완화시킬 수 있게 되고, 나아가 열화 현상에 따른 휘도 불균일의 문제를 개선할 수 있게 된다.
이 때, 상기 반도체 패턴(SP)은 게이트 패턴(GP)을 형성하는 과정에서 노광기로부터 조사되는 빛에 의한 에너지로 인해 발생되는 전계로 인한 정전기의 발생을 분산시키는 기능을 한다. 이러한 반도체 패턴(SP)은 게이트 패턴(GP)과의 중첩 면적을 최대화할 수 있도록 설계하는 것이 바람직하다.
본 발명에서와 같이 게이트 패턴(GP)과 중첩된 하부로 이와 대응되는 면적으로 반도체 패턴(SP)을 형성하는 것을 통해 제 2 트랜지스터(T2)의 게이트 전극(125b)과 중첩된 하부에 위치하는 게이트 패턴(GP)으로 흘러들어가는 전계에 의한 순간적인 정전기의 유입을 미연에 방지할 수 있다.
따라서, 제 2 트랜지스터의 게이트 전극에 집중되는 전계에 의한 정전기의 유입에 따른 게이트 절연막의 파괴를 방지하는 것을 통해 암점 불량을 최소화할 수 있는 효과가 있다.
이에 대해서는 이하 첨부한 도면을 참조하여 보다 상세히 설명하도록 한다.
도 6a 내지 도 6c는 본 발명에 따른 보상 회로가 구비된 유기전계 발광소자의 일부 제조과정을 나타낸 공정 평면도이고, 도 7a 내지 도 7c는 도 6a 내지 도 6c의 Ⅶ-Ⅶ'선을 따라 절단하여 나타낸 공정 단면도이다.
도 6a 및 도 7a에 도시한 바와 같이, 기판(110)의 상부 전면으로 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 버퍼층(120)을 형성한다. 상기 버퍼층(120)의 상부로는 순수한 비정질 실리콘(a-Si)을 증착하고 이를 결정화하여 결정질 실리콘층(미도시)을 한다. 다음으로, 상기 결정질 실리콘층을 패턴하여 제 1, 제 2, 제 3 트랜지스터(도 5의 T1, T2, T3)에 대응되는 반도체층(140a, 140b, 140c)을 형성한다. 이와 동시에, 게이트 패턴(도 5의 GP)이 형성될 영역과 대응되는 부분에 반도체 패턴(SP)을 형성한다.
도 6b 및 도 7b에 도시한 바와 같이, 상기 반도체층(140a, 140b, 140c) 및 반도체 패턴(SP)이 형성된 기판(110)의 상부 전면으로 구리, 구리 합금, 알루미늄, 알루미늄 합금, 크롬, 티타늄 등을 포함하는 도전성 물질 그룹 선택된 하나를 증착하여 게이트 금속층(130)을 형성한다. 다음으로, 상기 게이트 금속층(130)이 형성된 기판(110)의 상부 전면으로 포토레지스트를 도포하여 감광층(190)을 형성하고 이와 이격된 상부로는 투과부(T1)와 차단부(T2)로 이루어진 마스크(M)를 정렬하는 단계를 진행한다. 이 때, 마스크(M)는 게이트 배선(도 5의 GL), 보상 배선(도 5의 CL) 및 게이트 패턴(도 5의 GP)이 형성될 영역에는 차단부(T2)가, 이를 제외한 전 영역에는 투과부(T1)가 위치하도록 설계된다.
다음으로, 도 6c 및 도 7c에 도시한 바와 같이, 상기 마스크(도 7b의 M) 상부에서 기판(110) 방향으로 노광, 현상 및 식각 공정을 포함하는 패턴 공정을 진행하여, 일 방향으로 연장된 게이트 배선(GL)과, 상기 게이트 배선(GL)과 평행하게 이격된 보상 배선(CL)을 형성한다. 이와 동시에, 상기 게이트 배선(GL) 및 보상 배선(CL)과 이격되고 전기적으로 절연된 아일랜드 형태의 게이트 패턴(GP)을 형성한다.
이 때, 상기 게이트 패턴(GP)은 반도체 패턴(SP)과 대응되는 면적으로 형성된다. 상기 게이트 패턴(GP)과 중첩된 하부로 이와 대응되는 면적으로 반도체 패턴(SP)이 형성되는 구조에서는, 노광 공정을 진행하는 과정에서 노광기로부터 조사된 빛에 의한 에너지로 인해 게이트 패턴(GP)의 가장자리 측면으로 전계가 집중되더라도 게이트 패턴(GP)과 대응되는 면적으로 반도체 패턴(SP)이 형성된 관계로 순간적인 정전기에 의한 데미지를 게이트 패턴(GP)과 중첩된 하부에 위치하는 반도체 패턴(SP)이 분산시키는 기능을 하게 된다.
따라서, 게이트 패턴(GP)의 최하측에 발생되는 전계의 집중 현상에 기인하여 정전기의 발생을 미연에 방지하는 것을 통해 게이트 패턴(GP)과 제 2 트랜지스터의 반도체층(140b)의 사이 공간에 개재된 게이트 절연막(145)의 파괴에 따른 암점 불량 문제를 미연에 방지할 수 있는 장점이 있다.
도 8은 종래와 본 발명에 따른 암점 불량 상태를 비교한 시뮬레이션이다.
도시한 바와 같이, (1)은 종래, (2)는 본 발명의 마스크에 따른 암점 불량 유무를 나타낸 것으로, (2)의 경우는 반도체층과 반도체 패턴을 동시에 형성할 수 있도록 설계된 마스크를 의미한다. 이 때, 기판 상의 최외곽부에 대응된 일부의 화소만을 비교하여 나타낸 것으로 0은 점등 양호, 1은 암점 불량을 나타낸다.
(1)에서는 기판 상의 최외곽부에 대응하여 다수의 암점 불량 화소가 다발하고 있는 것에 반해, (2)에서는 암점 불량 화소가 관찰되지 않음을 확인할 수 있다.
따라서, 본 발명에서와 같이 게이트 패턴의 하부로 이와 대응되는 면적으로 설계된 반도체 패턴을 설계하는 것을 통해 정전기에 기인한 게이트 절연막의 파괴에 따른 암점 불량을 미연에 방지할 수 있는 효과가 있다.
그러나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 정신 및 사상을 벗어나지 않는 한도 내에서 다양하게 변형 및 변경할 수 있다는 것은 자명한 사실일 것이다.
도 1은 일반적인 능동 매트릭스 방식의 유기전계 발광소자의 단위 화소에 대해 나타낸 회로도.
도 2a와 도 2b는 보상회로가 구비된 유기전계 발광소자의 단위 화소를 나타낸 평면도 및 회로도.
도 3a 내지 도 3c는 종래에 따른 보상 회로가 구비된 유기전계 발광소자의 일부 제조과정을 나타낸 공정 평면도.
도 4a 내지 도 4c는 도 3a 내지 도 3c의 Ⅳ-Ⅳ'선을 따라 절단하여 나타낸 공정 단면도.
도 5는 본 발명에 따른 보상회로가 구비된 유기전계 발광소자용 어레이 기판의 단위 화소를 나타낸 평면도.
도 6a 내지 도 6c는 본 발명에 따른 보상 회로가 구비된 유기전계 발광소자의 일부 제조과정을 나타낸 공정 평면도.
도 7a 내지 도 7c는 도 6a 내지 도 6c의 Ⅶ-Ⅶ'선을 따라 절단하여 나타낸 공정 단면도.
도 8은 종래와 본 발명에 따른 암점 불량 상태를 비교한 시뮬레이션.
* 도면의 주요부분에 대한 부호의 설명*
110 : 기판 125a, 125b, 125c : 게이트 전극
132a, 132b, 132c : 소스 전극 134a, 134b, 134c : 드레인 전극
140a, 140b, 140c : 반도체층 GP : 게이트 패턴
SP : 반도체 패턴 DL : 데이터 배선
G: : 게이트 배선 CL : 보상 배선
T1, T2, T3 : 제 1, 제 2, 제 3 트랜지스터

Claims (6)

  1. 기판과;
    상기 기판 상의 일 방향으로 구성된 게이트 배선과;
    상기 게이트 배선과 평행하게 이격된 보상배선과;
    상기 게이트 배선 및 보상배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선 및 전원배선과;
    상기 게이트 및 데이터 배선의 교차지점에 위치하는 제 1 트랜지스터, 상기 제 1 트랜지스터와 연결된 제 2 트랜지스터, 상기 제 1 및 제 2 트랜지스터와 연결되고, 상기 보상배선으로부터 보상신호를 인가받는 제 3 트랜지스터와;
    상기 제 2 트랜지스터와 연결되고, 상기 전원배선과 중첩된 하부로 연장된 게이트 패턴과;
    상기 게이트 패턴과 중첩된 하부로 이와 대응되는 면적으로 형성된 반도체 패턴과;
    상기 제 2 트랜지스터와 연결된 유기발광 다이오드
    를 포함하는 유기전계 발광소자용 어레이 기판.
  2. 제 1 항에 있어서,
    상기 제 2 트랜지스터와 제 3 트랜지스터의 사이로는 병렬 연결된 스토리지 커패시터가 더 형성된 것을 특징으로 하는 유기전계 발광소자용 어레이 기판.
  3. 제 1 항에 있어서,
    상기 스토리지 커패시터는 상기 게이트 패턴을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 전원배선을 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극의 사이 공간에 개재된 게이트 절연막을 유전체층으로 하는 것을 특징으로 하는 유기전계 발광소자용 어레이 기판.
  4. 제 1 항에 있어서,
    상기 제 1, 제 2, 제 3 트랜지스터는 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 각각 포함하는 것을 특징으로 하는 유기전계 발광소자용 어레이 기판.
  5. 제 4 항에 있어서,
    상기 게이트 패턴은 게이트 전극과, 상기 반도체 패턴은 반도체층과 동일층 동일 물질로 각각 형성된 것을 특징으로 하는 유기전계 발광소자용 어레이 기판.
  6. 제 4 항에 있어서,
    상기 반도체 패턴은 상기 반도체층과는 전기적으로 절연된 아일랜드 형태로 형성된 것을 특징으로 하는 유기전계 발광소자용 어레이 기판.
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