CN101752058A - 多层电感器 - Google Patents

多层电感器 Download PDF

Info

Publication number
CN101752058A
CN101752058A CN200910258310A CN200910258310A CN101752058A CN 101752058 A CN101752058 A CN 101752058A CN 200910258310 A CN200910258310 A CN 200910258310A CN 200910258310 A CN200910258310 A CN 200910258310A CN 101752058 A CN101752058 A CN 101752058A
Authority
CN
China
Prior art keywords
inductor
layer
magnetic layer
power
conductor pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910258310A
Other languages
English (en)
Other versions
CN101752058B (zh
Inventor
鲁军
弗兰茨娃·赫尔伯特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chongqing Wanguo Semiconductor Technology Co ltd
Alpha and Omega Semiconductor Ltd
Original Assignee
Alpha and Omega Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alpha and Omega Semiconductor Ltd filed Critical Alpha and Omega Semiconductor Ltd
Publication of CN101752058A publication Critical patent/CN101752058A/zh
Application granted granted Critical
Publication of CN101752058B publication Critical patent/CN101752058B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/29—Terminals; Tapping arrangements for signal inductances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
    • H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
    • H01F41/041—Printed circuit coils
    • H01F41/046—Printed circuit coils structurally combined with ferromagnetic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/4902—Electromagnet, transformer or inductor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/4902—Electromagnet, transformer or inductor
    • Y10T29/49069—Data storage inductor or core
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/4902—Electromagnet, transformer or inductor
    • Y10T29/49073—Electromagnet, transformer or inductor by assembling coil and core

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Coils Or Transformers For Communication (AREA)

Abstract

本发明公开了一种多层电感器，其包含一个带有外部导线分布图的底部磁层，形成在其底部表面上，用于连接一个印刷电路板之类的衬底。底部外部导线分布图包含信号/功率接头和第一、第二电感器电极。顶部磁层包含一个具有信号/功率接头以及电感器电极接头的顶部外部导线分布图。形成在中间磁层顶面上的电感器导线分布图，设置在顶部和底部磁层之间，并通过通孔相互电耦合，形成一个螺旋电感器元件。螺旋电感器元件通过一个形成在底部磁层中的通孔，耦合到第一电感器电极上，通过形成在多层电感器侧面上的功率传导路径，耦合到第二电感器电极上。通量密度减少层可以直接插入到底部磁层上方，顶部磁层下方。在多层电感器的侧面上形成的信号/功率传导路径，为顶部磁层信号/功率接头和底部磁层信号/功率接头之间提供信号/功率路径。在一个倒装晶片装置中，顶部外部导线分布图可容纳一个半导体晶片。

Description

多层电感器
技术领域
本发明涉及一种多层电感器，尤其涉及一种适用于在它的顶面上配置一个倒装晶片，并在其顶面、底面以及侧面形成导电图形的多层电感器。
背景技术
在本技术领域，多层电感器被人们所熟知。比如美国专利号为4,543,553的专利提出了一种具有层状结构的晶片类型的电感器。这种结构包含多个磁层，线性导电图形在各自的磁层之间延伸，并以一种类似线圈的方式相互连接，以便产生电感部分。在磁层较高的表面上形成的导线分布图和在磁层较低的表面上形成的导线分布图，在磁层的交界面上相互接触，并通过磁层中形成的穿孔互相连接在一起，这就使得导电图形以一种类似线圈的方式连续相接。
美国专利号为5,032,815的专利提出了一种迭片类型的电感器，包含多个铁氧体薄板一个叠一个相互堆积而成，最上面和最下面的薄板作为端板，在它上面引出导线分布图，在端板表面上的导线分布图，相向而立，连接到导线分布图的引线上，端板连接到中间的薄板上；多个中间的铁氧体薄板，在每个薄板的表面上都有一个导线分布图对应一个电感器线圈的1/4转，在另一个表面上的导线分布图对应一个电感器线圈的1/2转；每个铁氧体薄板还有一个开口，1/4转和1/2转的电感器线圈穿过这个开口，电连接到每个铁氧体薄板上的电感器线圈的3/4转上。在中间连续的薄板上的导线分布图相互连接在一起，形成电感器线圈，它的转数是3/4的整数倍，在最上面的一块中间铁氧体薄板的上表面上的导线分布图，与最下面的一块下表面上的导线分布图，电连接到相向而立的端板表面上的导线分布图上，以便形成刚才提到的完整电感器线圈上的导线分布图。
美国专利号为6,630,881的专利提出了一种制作多层晶片电感器的方法，步骤如下：在未成型的陶瓷层压材料中形成线圈状内部导线，每个线圈状的内部导线都沿着未成型的陶瓷层压材料的层压方向，螺旋缠绕在轴线周围；在未成型的陶瓷层压材料上的至少一个层压方向表面上涂覆外部电极糊，外部电极糊的表面连接在线圈状内部导线的一个末端上；沿层压方向将未成型的陶瓷层压材料，切割成片状未成型的陶瓷层压材料，每个内部都有线圈状内部导线；烘烤每个片状未成型的陶瓷层压材料，并烘焙外部电极糊，最终形成一个外部电极。
美国专利号为7,046,114的专利提出了另一种层压的电感器，这种层压电感器包含带有一转螺旋线圈导线分布图的陶瓷薄板，带有两转螺旋线圈导线分布图的陶瓷薄板，以及层压在一起的引出导线分布图的陶瓷薄板。这卷导线分布图按照正常顺序，通过到通孔依次电连接起来。导通孔设置在陶瓷薄板中的固定位置上。
美国专利号为6,930,584的专利提出了一种微型功率变换器，这种功率变换器包含一个半导体衬底、在衬底上形成的半导体集成电路、一个薄膜磁感应元件以及一个电容器。薄膜磁感应元件包含一个磁绝缘衬底、一个电磁线圈导线(其中第一导线形成在磁绝缘衬底的第一主平面上，第二导线形成在磁绝缘衬底的第二主平面上)、以及一个在通孔中形成的穿过整个磁绝缘衬底的连接导线。所提出的功率变换器的缺陷在于，在通孔中植入过深时，不仅比较困难而且成本较高。
美国公布专利申请号为2006/0227518的专利提出了一种薄膜磁感应元件，这种元件包含一个铁氧体衬底、一个穿过铁氧体衬底的线圈(包含连接导线和线圈导线)、在衬底周边部分的端子。感应磁通量会对端子产生不利的影响，比如VDD端子、CGND端子、IN端子、PVDD端子、PGND端子、FB端子、CE端子以及AL端子都沿衬底的X轴方向放置，衬底中的磁通量密度很高。这种具有薄膜磁感应元件的微型功率变换器比较不容易受电路故障的影响。
尽管上述的美国专利号为6,930,584的专利提出了可以在电感器上方表面安装一个倒装晶片，但在上面沉积导电层，比如Cu/Ni层等，要求电感器的底部和侧壁要用特殊的厚金属沉积技术，这种技术不仅难以实现并且成本高，最终产物的竞争力也比较低。此外，所述的电感器为单层电感器，而非多层电感器。
综上所述，必须找到一种适合在顶面安装倒装晶片、并且节省成本的多层电感器，并在其顶面、底面和侧面上形成导线分布图。下文中本发明的说明书和附图将详细阐释本发明的其他特点和优势。
发明内容
本发明所述的多层电感器克服了原有技术的不足，通过一种具有层压在一起的多个磁层的多层电感器，达到了本发明的发明目的。在第一个给出的实施例中，一个底部磁层包含一个形成在其底面上的外部导线分布图，用于连接印刷电路板等衬底。处于底面的外部导线分布图具有信号/功率接头和第一、第二电感器电极。一个顶部磁层包含一个外部导线分布图，此分布图具有信号/功率接头和一个第一、第二电感器电极接头。形成在底部磁层的顶面上的电感器导线分布图，和形成在中间磁层的顶面上的电感器导线分布图，设置在顶部磁层和底部磁层之间，借助通孔相互电耦合，以便形成螺旋感应元件。此螺旋感应元件依靠形成在底部磁层中的一个通孔，耦合到第一电感电极上，依靠形成在多层电感器侧面上的功率传导路径，耦合到第二电感电极上。形成在多层电感器侧面上的信号/功率导电路径为信号/功率提供顶部磁层信号/功率接头和分别的底部磁层信号/功率接头之间的线路路径。顶部外部导线分布图在一个倒装晶片装置中配置了一个半导体晶片。
根据多层电感器的第二个实施例，底部磁层包含一个形成在其底面上的外部导线分布图。底部外部导线分布图包含信号/功率接头和第一、第二电感电极接头。形成在中间磁层顶面上的电感器导线分布图，设置在顶部磁层和底部磁层之间，借助通孔相互电耦合，以便形成螺旋感应元件。此螺旋感应元件依靠形成在底部磁层中的一个通孔和形成在堆焊到底部磁层上的中间磁层的电感器导线分布图的第一末端上的一个通孔，耦合到第一电感电极上。此螺旋感应元件依靠形成在多层电感器侧面上的功率传导路径，耦合到第二电感电极上。形成在多层电感器侧面上的信号/功率导电路径为信号/功率提供顶部磁层信号/功率接头和分别的底部磁层信号/功率接头之间的线路路径。顶部外部导线分布图在一个倒装晶片装置中配置了一个半导体晶片。
根据所述发明的一个方面，多层电感器包含一个底部磁层，底部磁层包含一个形成在其底面上的外部导线分布图，外部导线分布图包含设置在其边缘和第一、第二电感电极上的多个信号/功率接头；顶部磁层包含一个形成在其顶面上的外部导线分布图，外部导线分布图包含多个设置在其边缘和电感电极接头上的信号/功率接头；多个中间磁层堆积在底部磁层和顶部磁层之间，每个中间磁层包含设置在其边缘和电感器导线分布图上的多个信号/功率接头，每一个中间磁层的信号/功率接头都分别电耦合到顶部磁层的信号/功率接头和底部磁层的信号/功率接头，以便在顶部磁层外部导线分布图和底部磁层外部导线分布图之间形成外部信号/功率路径；每个中间磁层电感器导线分布图相互耦合，以形成螺旋感应元件；螺旋感应元件的第一末端耦合到顶部磁层电感器电极接头上，其第二末端耦合到第一电感器电极上；顶部磁层电感器电极接头通过一个外部电感器功率路径，耦合到第二电感器电极上，构成了外部信号/功率路径中的至少一个路径。
根据所述发明的另一方面，制作一个多层电感器的方法包含在多个磁性基板中形成外部和内部穿孔的步骤：在多个磁性基板上印刷并硬化导线分布图；将多个磁性基板堆积和挤压在一起，形成一个内部电感器元件和外部信号/功率路径；烘烤并烧制多个堆积和挤压在一起的磁性基板；分离多个磁性基板，以形成多个多层电感器；在多个多层电感器上电镀外部导线分布图。根据所述发明的另一方面，一个多层电感器包含一个叠一个堆积着的多个磁层；由形成在相邻的多个磁层上的电耦合电感器导线分布图构成的螺旋感应元件；以及形成在每个磁层边缘上的多个导电信号/功率接头，多个导电信号/功率接头形成外部信号/功率路径，用于当多个磁层堆积在一起时，路径信号和功率从顶部磁层到底部磁层。
根据所述发明的另一方面，制备多层电感器的方法包含以下步骤：制备多个磁层；在多个磁层上形成内部穿孔，并在每个磁层上形成外部穿孔；在每个磁层上形成导线分布图，此导线分布图包含在其边缘上的信号/功率接头和导电外部穿孔，多个磁层上形成的导线分布图还包含一个电感器导线分布图和一个导电内部穿孔；堆积多个磁层，以便使电感器导线分布图形成一个螺旋感应元件，信号/功率接头形成外部信号/功率路径。
上文已经基本概述了本发明的一些比较重要的特点，便于使读者更加容易理解下文内容，并且本文对本领域技术上的贡献将更加清晰。当然，接下来还将介绍本发明的其他特点，主要是本文附加的权利要求书。
因此，在详细阐述本发明的至少一个实施例之前，需注意的是本发明并不应局限于下文及附图所示的功能元件说明和这些元件的装置。本发明可以适用于很多不同的实施例，还可以通过不同方法实现。另外，本文中的用词、术语以及摘要仅用于解释说明，而不能视为本发明的范围。
综上所述，对于本领域的专业人员而言，上述理论是基于其他方法的设计基础，以及实现本发明的多种应用系统。因此，将权利要求书视为与本发明范围属同等关系，没有偏离发明主旨和范畴。
附图说明
图1为参照本发明的第一个实施例的在一个分解结构中的多层电感器；
图2A为图1所示的分解结构中的多层电感器的俯视图；
图2B为图1所示的分解结构中的多层电感器的仰视图；
图3A为图1所示的多层电感器在一个堆积式结构中的俯视图；
图3B为图1所示的多层电感器在一个堆积式结构中的仰视图；
图4为部分基板层压材料的俯视图；
图5为图4所示的部分基板层压材料，显示锯线的俯视图；
图6为图5所示的部分基板层压材料的俯视图；
图7表示一个多层电感器制备过程的流程图；
图8为参照本发明的第二个实施例的在一个分解结构中的多层电感器；
图9为参照本发明的第三个实施例的在一个分解结构中的多层电感器；
图10表示在多层电感器上带有顶部外部导线分布图的倒装晶片；
图11为一个简化的多层电感器制备过程的流程图。
具体实施方式
阅读本发明的以下典型实施例的详细说明并结合附图，本领域的技术人员将轻松掌握本发明的各种方面与特点。
结合附图，本发明将详细说明并举例，以便使本领域的技术人员能够掌握本发明。显然，附图和示例并不意味着限定本发明的范围。本发明的原理通过已知知识都可以部分或全部实现，本文将仅介绍这些已知知识中有助于理解本发明的一部分，其他部分就不再赘述，以免产生混淆。另外，文中涉及的本发明有关的已知和未知的当量部分，仅用作举例说明。
参照本发明，如图1所示的多层电感器的第一个实施例通常称为100。多层电感器100包含多个层压在一起的磁层，这些磁层包含一个底部磁层110(对应层1)、一个顶部磁层170(对应层n)以及中间磁层150(对应从层2到层n-1)。底部磁层110包含一个形成在底面117上的底部外部导线分布图115(用虚线框出并用方格图案填充的部分)。底部外部导线分布图115在边缘上具有多个信号/功率接头120。三个这种信号/功率接头120相互分隔开，分别设置在底部磁层110的每个第一和第二个邻边上。两个信号/功率接头120相互分隔开，分别设置在底部磁层110的每个第三和第四个邻边上。底部外部导线分布图115还包含一个设置在底部磁层110边缘内部的一个第一电感器电极123和一个第二电感器电极125，在由底部磁层110的第三和第四条边形成的夹角处，第二电感器电极125还具有在此设置的邻近夹角部分127a和127b。信号/功率接头120以及第二电感器电极125的夹角部分127a和127b，具有一个半圆形边的形状(下文将详细介绍)，侧壁还覆盖着金属等导电材料，以便在一个堆积式多层电感器100中提供电接触。
底部磁层110还包含一个形成在其顶面133上的电感器导线分布图130。电感器导线分布图130具有一个第一末端135和末端137，通常对应一个螺旋感应元件的7/8转。一个形成在底部磁层110中的通孔140，设置在电感器导线分布图130的第一末端135处。金属等导电材料至少覆盖在通孔140的侧壁上，以便为电感器导线分布图130的第一末端135和第一电感器电极123之间提供电接触，第一电感器电极123的一部分设置在第一末端135下方。这种接触可以在印刷底部外部导线分布图115和电感器导线分布图130时形成。
顶部磁层170包含一个形成在其顶面177上的顶部外部导线分布图175。顶部外部分布图175包含多个形成在其边缘上的信号/功率接头180。三个信号/功率接头180相互分隔开，分别设置在顶部磁层170的每个第一和第二个邻边上。两个信号/功率接头180相互分隔开，分别设置在顶部磁层170的每个第三和第四个邻边上。在由顶部磁层170的第三和第四条边形成的夹角处，一个电感器电极接头185包含在此设置的邻近夹角部分185a和185b。一部分信号/功率接头180还包含电耦合到信号/功率接头180上的内部设置接头183。一个内部设置接头187电耦合到电感器电极接头185上。信号/功率接头180和电感器电极接触角部分185a和185b，具有一个半圆形边的形状，与信号/功率接头120以及第二电感器电极125的电感器电极接触角部分127a和127b一致(下文将详细介绍)，侧壁还覆盖着金属等导电材料，以便在一个堆积式多层电感器100中提供电接触。
每个中间磁层150在其顶面153上，都包含一个导线分布图151。每个导线分布图151包含多个信号/功率接头160以及两个形成在夹角处的邻近电感器电极接触角部分161a和161b。三个信号/功率接头160互相分隔开，分别设置在中间磁层150的每个第一和第二邻边上。两个信号/功率接头160相互分隔开，分别设置在中间磁层150的每个第三和第四个邻边上。电感器电极接触角部分161a和161b形成在由中间磁层150的第三和第四边形成的夹角处。信号/功率接头160和电感器电极接触角部分161a和161b，具有一个半圆形边的形状，与信号/功率接头120和180以及第二电感器电极125的电感器电极接触角部分127a和127b一致，电感器电极接触角部分185a和185b将在下文中详细介绍。信号/功率接头160和电感器电极接触角部分161a和161b的侧壁还覆盖着金属等导电材料，以便在一个堆积式多层电感器100中提供电接触。
每个导线分布图151还包含一个具有一个第一端167和末端169的电感器导线分布图165。每个导线分布图165通常对应螺旋感应元件的7/8转，每个导线分布图165都设置在每个中间磁层150上，以便形成堆积式结构，其第一端167与下面磁层的末端169(对于底部磁层110而言，此末端为137)在垂直方向上对齐。形成在每个第一端167中的通孔190为第一端167和堆积式结构中下面磁层上的末端169(对于底部磁层110而言，此末端为137)之间提供电接触。通孔190的侧壁还覆盖着金属等导电材料，以便提供电接触。
顶部磁层170(层n-1)下面的中间磁层150包含一个路径191，将电感器导线分布图165的末端169电连接到电感器电极接触角部分161a和161b上。电感器电极接触角部分161a和161b轮流电接触到形成在顶部磁层170上的电感器电极接头部分185a和185b，以及在底部磁层110的底面117上的第二电感器电极125(下文将详细介绍)。
参照本发明的第一实施例，为了将顶部磁层170(层n-1)下面的中间磁层150上的电感器导线分布图165的末端169设置在图1所示的位置，数字n必须取5+m8(其中m＝0，1，2，…)。当n＝5时，螺旋感应元件的转数为3.5。当n＝13时，螺旋感应元件的转数为10.5，依此类推。构成多层电感器100的磁层的数量(螺旋感应元件的转数)是由多种因素决定的，比如所需的电感、每个磁层的厚度、所需的总厚度以及多层电感器的通量密度等。本领域的技术人员应该清楚，通过适当修改其他磁层上的导线分布图，顶部磁层170(层n-1)下面的中间磁层150上的电感器导线分布图165的末端169，可以设置在不同的位置上，这样就能制备具有所需性能的多层电感器。另外，电感器导线分布图130和165的长度和形状、第一电感器电极123和第二电感器电极125的形状和位置，以及磁层的转数和数量，都可以根据需要进行修正。选择具有螺旋感应元件7/8转的电感器导线分布图130和165，可以使给定数量的磁层具有更多转，但为了实现各种所需的电感和饱和的组合，选用其他转的导线分布图仍属本发明的范围。
如图2A和图2B所示，底部磁层110、中间磁层150和顶部磁层170在垂直方向上相互堆积在一起。图2A表示分别在底部磁层110、中间磁层150和顶部磁层170顶部的透视图，图2B表示分别在其底部的透视图。图中给出了三个中间磁层150。如图所示，中间磁层150设置在底部磁层110上面，以使形成在导线分布图165的第一端167上的通孔190，覆盖在底部磁层110的电感器导线分布图130的末端137上。类似地，每个连续的中间磁层150都设置在底部磁层上面，以使形成在导线分布图165的第一端167上的通孔190，覆盖在下面的中间磁层150的电感器导线分布图165的末端169上。
由于中间磁层150设置在顶部磁层170下方，因此形成在顶部磁层170上的电感器电极接触角部分185a和185b直接设置在电感器接触角部分161a和161b上。设置全部中间磁层150，以便使电感器接触角部分161a和161b直接设置在下面磁层的电感器接触角部分161a和161b上面。中间磁层150设置在底部磁层110上面，使得电感器电极接触角部分161a和161b直接设置在第二电感器电极125的电感器电极接触角部分127a和127b上面。除了电感器电极接触角部分161a和161b用于传导电感器电流之外，电感器电极接触角部分161a和161b与信号/功率接头160基本一致。在堆积式结构中，底部磁层110的信号/功率接头120、160和180、中间磁层150以及顶部磁层170分别处在同一直线上，因此每个信号/功率接头直接设置在下方的信号/功率接头上，并与其电耦合，以便在途经的信号和功率之间形成垂直导电。典型的功率电导包含一个输入电压(Vcc)输入到功率集成电路，安装在倒装晶片结构中的顶部外部导线分布图175上。
依据以下讨论的本发明制造方法，以及形成的底部、顶部和中间磁层上的通孔和导线分布图，如图3A和图3B所示，这些磁层堆积并层压在一起，用信号/功率接头120、160和180形成信号/功率路径300，并用电感器电极接触角部分127a、127b、161a、161b、185a和185b形成电感器功率路径350。顶部和底部外部导线分布图175和115、信号/功率路径300以及电感器功率路径350电镀在多层电感器100的烘焙下方。例如，电镀可以用镍/锡焊。这种电镀为裸露的导电区域提供保护与强度，还为信号/功率路径300和电感器功率路径350提供额外的电导。沿多层电感器100的侧面形成的信号/功率路径300，电连接到形成在顶部磁层170上的信号/功率接头180、形成在中间磁层150上的信号/功率接头160以及形成在底部磁层110上的信号/功率接头120。沿多层电感器100的侧面形成的信号/功率路径300，电连接到形成在顶部磁层170上的电感器电极接触角部分185a和185b、形成在中间磁层150上的电感器电极接触角部分127a和127b，以及形成在底部磁层110上的第二电感器电极夹角部分127a和127b。以这种方式，安装在多层电感器100上的晶片电接触到螺旋电感元件的接头187上，通过电感器电流路径350，电感器电流流经第二电极125。在一个较佳实施例中，晶片为一个要求引线接合法互连的正规功率集成电路。从电连接在多层电感器的顶面177上的任意接头183上的倒装晶片，引出的信号和功率输入和输出，通过各自的信号/功率路径300，分别流经多层电感器100的底面117上的信号/功率接头120。也可以选择以下方式，通过引线接合法，将晶片连接到多层电感器顶面177上的接头183上。因此，晶片可以安装在多层电感器100上，并沿多层电感器100的侧边，电连接到印刷电路板上(如图10所示)。
对于本领域的技术人员，应该能够非常灵活地设计本发明的多层电感器100。例如，螺旋电感器元件的形状和尺寸(每转的形状和尺寸、转数、层数等)可以根据设计需要进行调节。磁层的形状可以有所不同。信号/功率路径300以及电感器功率路径350的数量也可以调节。在图3A中，仅使用了部分信号/功率路径300，但是可以通过改良顶部外部导线分布图175，轻松调节信号/功率路径300。电感器功率路径350的位置和数量也可以轻松改良。如果需要，可以在顶部磁层170的顶面177上加载第二个电感器接头。电感器功率路径350基本上属于信号/功率路径300的其中一个，用于承载电感器电流。
本发明提到的磁层最好是由磁性印刷电路基板构成。采用磁性陶瓷材料的悬浊液作为支撑膜，制作磁性印刷电路基板。当磁性陶瓷材料干透后，剥去支撑膜，产生基板。每个基板的厚度可以薄至50微米，所以由此形成的多层电感器的横截面很低。每个基板可以含有多个单元层，用作多个多层电感器中的特殊层。例如，基板400(图4中给出了一部分)包含分离后沿锯线600(图5)形成的多个直角单元磁层170(图5和图6)。
图7表示本发明用于制作多层电感器的工艺700。图4至图6表示工艺700的几个制作步骤，使用顶部磁层170作为示例。通过步骤710，在基板400的特定位置上形成通孔或穿孔。这些特定位置取决于使用基板的特殊层。例如，形成在基板400上的通孔410，是为信号/功率接头180和接下来分离的每个顶部磁层170的电感器电极接触角部分185a和185b，提供半导体侧面。通孔410是指定的外部通孔。内部通孔也是在步骤710中形成。典型的内部通孔包含通孔140和190(图1)。通孔410、140和190可以通过钻孔、打孔、刻蚀和激光切割等传统工艺形成，它的最佳尺寸在30至500微米之间。也可选择，按照下述堆积步骤形成外部通孔，但是按照下述堆积步骤形成的外部通孔很深，很难用导电材料覆盖。
通孔形成步骤710之后，在步骤720中，在含有中间磁层150的基板上印刷并固化导线分布图151，在含有顶部磁层170的基板上印刷并固化顶部外部导线分布图175，并在含有底部磁层110的基板上印刷并固化电感器导线分布图130(如果可用的话)。在印刷导线分布图115、175、151和130的同时外部通孔410和通孔140、190的侧壁上也用导电性胶覆盖。导电性胶可含有银或其他防氧化金属粒子。
在步骤730中，一个压一个地堆积并层压基板，以便形成螺旋电感器元件。如上所述，通孔190为电感器导线分布图165和形成在底部磁层110上的电感器导线分布图130之间提供电连接。接下来的步骤740，加热制成的层压材料，并烘焙形成导线分布图151和电感器导线分布图130的导电性胶。烘焙和加热可以同时进行，也可以分开进行。
接下来在步骤750中，将顶部和底部外部导线分布图175和115、信号/功率路径300以及电感器功率路径350镀上金属。在步骤760中，将层压的磁性基板分离成独立的多层电感器100。然后，被分成两半的外部通孔410用作接头的侧表面。也可选择，在分离步骤760之后进行电镀步骤750，以便更好地镀上外部功率/信号路径300和电感器功率路径350。另外，可以在堆积和按压步骤730之后，印刷顶部和底部的导线分布图。作为示例，电镀步骤750可以使用镍和/或锡。电镀改善了裸露的导线分布图的持久度，并降低了寄生电阻。
对于本领域的技术人员，应该知道工艺700可以有许多变化形式。制备本发明所述的多层电感器的最核心的步骤是：a)在磁性材料层上制备内部和外部通孔；b)在磁层上形成导线分布图，为螺旋电感器元件做准备；c)堆积磁层，形成螺旋电感元件和外部电路。在上述步骤中，b)可以包含形成电感器导线分布图、信号/功率接头、电感器功率接头以及外部导线分布图。
图8表示本发明所述的多层电感器800的第二个实施例。多层电感器800包含层压在一起的多个磁层，这些多个磁层包含一个底部磁层810(对应层1)、一个顶部磁层870(对应层n)、中间磁层850(对应从层2至层n-1)。与多层电感器100的底部磁层110相比，底部磁层810并没有形成在顶面833上的电感器导线分布图。这样仅需要在底部磁层810的一侧形成导线分布图，简化了制造工艺。
底部磁层810包含一个底部外部导线分布图815(用虚线框内用交叉线填充的部分)形成在其底面817上。在其边缘处，底部外部导线分布图815具有多个信号/功率接头820。三个这样的信号/功率接头820一个隔一个地设置在底部磁层810的每个第一和第二邻边上。两个信号/功率接头820一个隔一个地设置在底部磁层810的每个第三和第四邻边上。底部外部导线分布图还包含一个第一电感器电极823以及一个第二电感器电极825，第一电感器电极823设置在底部磁层810的边缘内部，第二电感器电极825具有邻近夹角部分827a和827b，设置在底部磁层810的第三和第四条边形成的夹角处。参照信号/功率接头120和第二电感器电极125(图1)的电感器电极接触角部分127a和127b，信号/功率接头820和第二电感器电极825的夹角部分827a和827b具有如上所述的半圆形边。同本发明的第一个实施例一样，用导电材料覆盖信号/功率接头820的侧壁，以及电感器电极接触角部分827a和827b。
形成在底部磁层810中的通孔840，为第一电感器电极823和形成在中间磁层850上的导线分布图之间提供电接触，中间磁层850覆盖在底部磁层810上，下文将详细介绍。同本发明的第一个实施例一样，用导电材料覆盖通孔840的侧壁。
顶部磁层870包含一个形成在其顶面上的顶部外部导线分布图875。顶部外部导线分布图875含有多个形成在其边缘上的信号/功率接头880。三个信号/功率接头880一个隔一个地设置在顶部磁层870的每个第一和第二邻边上。两个信号/功率接头880一个隔一个地设置在顶部磁层870的每个第三和第四邻边上。电感器电极接头885包含邻近夹角部分885a和885b，形成在顶部磁层870的第三和第四边的夹角处。一部分信号/功率接头880还包含内部设置的接头883，电耦合到信号/功率接头880上。一个内部设置接头887电耦合在电感器电极接头885上。与信号/功率接头820以及第二电感器电极825的电感器电极接触角部分827a和827b的侧面形状一致，信号/功率接头880以及电感器电极接触角部分885a和885b也具有半圆形边。
每个中间磁层850都包含一个形成在其顶面853上的导线分布图851。每个导线分布图851都包含多个信号/功率接头860以及两个邻近的形成在其边缘上的电感器电极接触角部分861a和861b。三个信号/功率接头860一个隔一个地设置在中间磁层850的每个第一和第二邻边上。两个信号/功率接头860一个隔一个地设置在中间磁层850的每个第三和第四邻边上。电感器电极接触角部分861a和861b，形成在中间磁层850的第三和第四边的夹角处。与信号/功率接头820、第二电感器电极825的电感器电极接触角部分827a和827b，以及电感器电极接触角部分885a和885b的侧面形状一致，信号/功率接头860以及电感器电极接触角部分861a和861b也具有半圆形边。
每个导线分布图851还包含一个具有第一末端867和尾端869的电感器导线分布图865。每个导线分布图865一般都对应螺旋电感器元件的7/8转，并且导线分布图865按照堆积式结构，设置在每个中间磁层850上，其第一末端867同下面的电感器导线分布图865的尾端869在垂直方向上对齐。在每个第一末端867中形成的通孔890，为每个磁层的第一末端867和下面堆积结构中的磁层尾端869之间提供电接触。底部磁层810上方的中间磁层850上的通孔890，为第一末端867、通孔840和底部磁层810的第一电感器电极823之间提供电接触。
顶部磁层870(层n-1)上面的中间磁层850含有一个路径891，将电感器导线分布图865的尾端869电连接到电感器电极接触角部分861a和861b上。如上所述，参照第一个实施例，电感器电极接触角部分861a和861b轮流电接触到形成在顶部磁层870上的电感器电极接触角部分885a和885b上。
依照本发明的第二个实施例，为了使顶部磁层870下方的中间磁层上的电感器导线分布图865的尾端869设置在如图8所示的位置中，数字n必须是6+m8(其中m＝0，1，2，……)。当n＝6时，螺旋电感器元件的转数等于3.5。当n＝14时，螺旋电感器元件的转数等于10.5，以此类推。含有多层电感器800的磁层的数目(以此方式计算的螺旋电感器元件的转数)，由多种因素决定，例如所需的电感、每个磁层的厚度、所需的总厚度以及多层电感器的通量密度等。本领域的技术人员将明白，顶部磁层870下方的中间磁层850上的电感器导线分布图865的尾端869，可以通过对其他磁层上的导线分布图适当地改良，设置在不同位置，以便使多层电感器具备所需性能。另外，电感器导线分布图的长度和形状，以及第一电感器电极823和第二电感器电极825的形状和位置都可以进行改良，以获得所需性能。选择具有7/8转的螺旋电感器元件的电感器导线分布图865，对于给定数量的磁层能够获得更多的转数，但为了满足不同电感组合和饱和要求，而选择其他的分数，仍属本发明的保护范围。
如上所述，参照第一个实施例，底部磁层810、中间磁层850以及顶部磁层870一个压一个地垂直堆积。在底部磁层810上设置中间磁层850，以便使形成在电感器导线分布图865的第一末端867处的通孔890，覆盖在穿过第一电极823形成的通孔840上。相继设置每一个中间磁层850，使得形成在电感器导线分布图865上的第一末端867，覆盖在下一个中间导电磁层850的电感器导线分布图865的尾端869上。
在顶部磁层870下方设置中间磁层850，使得形成在顶部磁层870上的电感器电极接触角部分，直接设置在电感器电极接触角部分861a和861b上面。相继设置每个中间磁层850，使得上一个磁层的电感器电极接触角部分861a和861b直接设置在下一个磁层的电感器电极接触角部分861a和861b上。在底部磁层810的上方设置中间磁层850，使得其电感器电极接触角部分861a和861b直接设置在第二电感器电极825的夹角部分827a和827b上。在堆积式结构中，底部磁层810、中间磁层850以及顶部磁层870的信号/功率接头820、860以及880处于一条直线上，使得每个信号/功率接头直接设置在它下面的信号/功率接头上。
依照本发明的上述工艺，在中间磁层上形成通孔和导线分布图之后，要将磁层堆积并层压在一起。然后电镀顶部和底部外部导线分布图875和815。形成的多层电感器800包含沿多层电感器侧面形成的电镀的信号/功率路径(图中没有给出)，这些信号/功率路径包含形成在顶部磁层上的信号/功率接头880、形成在中间磁层850上的信号/功率接头860以及形成在底部磁层810上的信号/功率接头820，并与它们保持电接触。沿多层电感器800侧面形成的电感器功率路径(图中没有给出)，电连接并含有形成在顶部磁层870上的电感器电极接触角部分885a和885b、形成在中间磁层850上的电感器电极接触角部分861a和861b，以及形成在底部磁层810上的电感器电极接触角部分827a和827b。依照这种方式，安装在多层电感器800上的倒装晶片可以在接头887处，电连接到螺旋电感器元件上，电感器电流通过功率路径流经第二电极825。电连接到任一接头883上的倒装晶片的信号和功率，通过各自的信号/功率路径，流经各自的信号/功率接头820。
为了降低本发明的多层电感器顶部和底部的通量密度，形成螺旋电感器元件时，可以将不带有电感器导线分布图的单个或多个磁层设置在顶部和底部磁层附近。这些磁层也有助于降低对堆积在多层电感器上面和/或下面的电路元件的影响。参照图9，本发明的第三个实施例包含一个具有多个磁层层压在一起的多层电感器900，多个磁层包含一个底部磁层910、一个顶部磁层980、多个中间磁层950以及通量密度减少磁层960-1和960-2。底部磁层910、顶部磁层980以及中间磁层950的各个方面都分别与本发明的第二个实施例中的底部磁层810、顶部磁层870以及中间磁层850一致。
通量减少磁层960-1设置在底部磁层910上方，并含有一个形成在其顶面963上的一个导线分布图961。如上所述，参照本发明的第一个和第二个实施例，导线分布图961包含信号/功率接头以及设置在其边缘上的电感器，以便提供信号/功率路径和电感器功率路径。中间磁层950设置在通量减少磁层960上，形成在通量减少磁层960-1中的通孔965，为形成在中间磁层950上的电感器导线分布图965和底部磁层910上的第一电极923之间提供电接触。
通量减少磁层960-2(图中给出了两个)设置在顶部磁层980下方，含有形成在其顶面971上的导线分布图970。导线分布图970包含信号/功率接头以及设置在其边缘上的电感器电极接头部分，如上所述，参照本发明的第一个和第二个实施例，提供信号/功率路径和电感器功率路径。对于本领域的技术人员应该明白，第三个实施例可以通过改良，包含更多的或更少的通量减少磁层960-1和960-2，因此为本发明的多层电感器，在顶部和底部附近，提供不同的通量密度。
参照图10，所示的倒装晶片1000设置在多层电感器100的顶部外部导线分布图175上。通过焊锡球1010，在倒装晶片1000和顶部外部导线分布图175的接头183和187之间形成电接触。信号/功率路径300和功率路径350，为信号/功率接头120和第二电极125的夹角部分127a提供信号/功率和电感器功率路径，信号/功率接头120和第二电极125的夹角部分127a轮流连接到印刷电路板1020的接头上(图中没有给出)。第一和第二电感器电极123和125也可以连接到印刷电路板1020的接头上。作为示例，焊锡膏1021可用于将多层电感器100连接到印刷电路板1020上。在一个较佳实施例中，倒装晶片1000可以是一个功率控制晶片。
图11表示制作本发明多层电感器的一种简便方法1100。在步骤1110制备磁层后的步骤1120中，在一部分磁层上形成内部通孔，并在每个磁层上形成外部通孔。在步骤1130中，在每个磁层上都形成导线分布图。导线分布图包含电感器导线分布图、信号/功率接头以及在内部和外部通孔上的分布图。在步骤1140中，堆积磁层，使得电感器导线分布图形成一个螺旋电感器元件，信号/功率接头形成外部信号/功率路径。多层电感器的顶部可以调节，以容纳集成电路芯片、倒装晶片或功率控制晶片等半导体晶片。多层电感器的底部可以改成安装在电路板上。形成信号/功率接头还包含在每个磁层上形成外部通孔、在外部通孔上形成导线分布图以及通过外部通孔分离磁层。还可以有一个额外的步骤，即通过外部通孔分离电感器。
本发明的多层电感器提供了一种节省成本的结构，具有相对较小的厚度以及紧凑的尺寸，适用于在顶部外部导线分布图上的倒装晶片装置中容纳半导体晶片。信号/功率和电感器功率路径可以通过形成在多层电感器侧面上的导线分布图获得，导线分布图可以将信号/功率以及电感器功率从顶部外部导线分布图引导至底部外部导线分布图。制作多层电感器的工艺是为了信号/功率和电感器功率路线导线分布图的形成，以及形成电感器导线分布图做准备，由此减少制作步骤的数量。在一个较佳实施例中，本发明的多层电感器为一个功率电感器，适合与功率金属氧化物半导体场效应管和功率控制晶片等功率半导体一起使用。尽管，本发明详细阐述了多层电感器的螺旋电感器元件，但是所述的信号/功率和电感器功率路径可以适用于任一多层电感器。在多层电感器的每层上形成导电侧面接头，以便当这些层堆积在一起时，形成信号/功率和电感器功率路径。
显然，上述实施例可以变换为许多方式，都属于本发明的保护范围。而且，无论相同实施例的其他方面，一个实施例的各种方面都体现了本专利的主旨。不同实施例的各种方面可以组合在一起。因此，本发明的范围应由下列权利要求及其等效法规决定。

Claims (25)

1.一种多层电感器，其特征在于，包含：
一个含有形成在底面上的外部导线分布图的底部磁层，外部导线分布图包含设置在其边缘上的多个信号/功率接头以及第一和第二电感器电极；
一个含有形成在顶面上的外部导线分布图的顶部磁层，外部导线分布图包含设置在其边缘上的多个信号/功率接头以及一电感器电极接头；以及
在底部磁层和顶部磁层之间堆积的多个中间磁层，每个中间磁层包含设置在其边缘上的多个信号/功率接头以及电感器导线分布图，每个中间磁层信号/功率接头分别电耦合到顶部和底部磁层的信号/功率接头上，以便在顶部磁层外部导线分布图和底部磁层外部导线分布图之间形成外部信号/功率路径，每个中间磁层的导线分布图都相互耦合，以便形成螺旋电感器元件，该螺旋电感器元件的第一末端耦合到顶部磁层电感器电极接头，第二末端耦合到第一电感器电极上，顶部磁层的电感器电极接头通过一个外部电感器功率路径耦合到第二电感器电极上，此路径包含至少一个外部信号/功率路径。
2.如权利要求1所述的多层电感器，其特征在于，所述的底部磁层还包含形成在其顶面上的一个电感器导线分布图，底部磁层的电感器导线分布图耦合到一个它上面的中间磁层上的中间磁层电感器导线分布图，以便形成螺旋电感器元件的一部分。
3.如权利要求2所述的多层电感器，其特征在于，所述的底部磁层电感器导线分布图包含一个第一末端和一个尾端，通过穿过第一末端形成的通孔，第一末端电耦合到第一电感器电极上。
4.如权利要求1所述的多层电感器，其特征在于，所述的顶部磁层外部导线分布图适用于容纳半导体晶片。
5.如权利要求4所述的多层电感器，其特征在于，所述的半导体晶片包含集成电路晶片。
6.如权利要求4所述的多层电感器，其特征在于，所述的半导体晶片是一个倒装晶片集成电路。
7.如权利要求1所述的多层电感器，其特征在于，所述的底部磁层外部导线分布图、顶部磁层外部导线分布图以及信号/功率接头和中间磁层的电感器导线分布图都含有导电性胶。
8.如权利要求7所述的多层电感器，其特征在于，所述的导电性胶包含银粒子。
9.如权利要求1所述的多层电感器，其特征在于，所述的底部磁层外部导线分布图、顶部磁层外部导线分布图以及信号/功率路径都是电镀的。
10.如权利要求1所述的多层电感器，其特征在于，所述的底部磁层第一电感器电极设置在底部磁层的边缘内部，所述的第二电感器电极包含设置在底部磁层邻边的边缘处的邻近部分。
11.如权利要求1所述的多层电感器，其特征在于，所述的每个中间磁层电感器导线分布图包含一个第一末端和一个尾端，通过穿过第一末端形成的通孔，将上一个中间磁层上的电感器导线分布图的第一末端电耦合到下一个中间磁层的电感器导线分布图的尾端上。
12.如权利要求1所述的多层电感器，其特征在于，还包含多个底部通量密度减少磁层，这些多个底部通量减少磁层设置在底部磁层上面，在其表面上具有导线分布图，每个导线分布图包含设置在其边缘上的信号/功率接头，以及一个通孔为形成在多个底部通量降低磁层上方的中间磁层上的导线分布图和底部磁层的第一电极之间提供电接触。
13.如权利要求1所述的多层电感器，其特征在于，还包含多个顶部通量密度减少磁层，这些多个顶部通量减少磁层设置在顶部磁层下方，在其表面上具有导线分布图，每个导线分布图都含有设置在其边缘的信号/功率接头。
14.如权利要求1所述的多层电感器，其特征在于，所述的在底部磁层上的外部导线分布图适合安装在一个印刷电路板上。
15.一种制备多层电感器的方法，其特征在于，包含以下步骤：
在多个磁性基板上形成外部和内部通孔；
在多个磁性基板上印刷并固化导线分布图；
一起堆积并按压多个磁性基板，以便形成一个内部电感器元件和外部信号/功率路径；
加热并烘焙多个堆积按压后的磁性基板；
分离多个磁性基板，以便形成多个多层电感器；以及
在多个多层电感器上电镀外部导线分布图。
16.如权利要求15所述的制作方法，其特征在于，所述的印刷和固化多个磁性基板上的导线分布图包含印刷信号/功率接头以及带有导电性胶的电感器导线分布图。
17.如权利要求15所述的制作方法，其特征在于，所述的多个多层电感器上电镀外部导线分布图包含在多个多层电感器的侧面上电镀信号/功率路径的裸露部分。
18.一种多层电感器，其特征在于，包含：
多个一个压一个地堆积在一起的磁层；
一个由形成在多个磁层中邻近磁层上的电耦合的电感器导线分布图构成的螺旋电感器元件；
多个形成在每个磁层边缘上的导电信号/功率接头，多个导电信号/功率接头形成外部信号/功率接头，用于当多个磁层堆积在一起时，传输从顶部磁层到底部磁层的信号和功率。
19.如权利要求18所述的多层电感器，其特征在于，所述的顶部磁层适用于容纳形成在顶面上的外部导线分布图上的半导体晶片，其中半导体晶片电连接到螺旋电感器元件的至少一个末端上。
20.如权利要求19所述的多层电感器，其特征在于，所述的底部磁层适用于安装在一个印刷电路板上，并且其中外部信号/功率路径在所述的半导体晶片和所述的印刷电路板之间传输信号和功率。
21.如权利要求18所述的多层电感器，其特征在于，所述的多层电感器包含一个功率电感器，用于同功率半导体一起工作。
22.一种制作多层电感器的方法，其特征在于，包含以下步骤：
制备多个磁层；
在部分多个磁层上形成内部通孔，并在每个磁层上都形成外部通孔；
在每个磁层上形成导线分布图，导线分布图包含在其边缘上的信号/功率接头以及导电外部通孔，形成在部分多个磁层上的导线分布图还包含一个电感器导线分布图以及一个导电内部通孔；还有
堆积多个磁层，使得电感器导线分布图形成一个螺旋电感器源极，信号/功率接头形成外部信号/功率路径。
23.如权利要求22所述的制作方法，其特征在于，所述的顶部磁层的顶面适用于容纳半导体器件，半导体器件的多个接头电耦合到多个外部信号/功率路径上。
24.如权利要求22所述的制作方法，其特征在于，所述的顶部磁层的顶面适用于容纳一个倒装晶片，倒装晶片的多个接头电耦合到多个外部信号/功率路径上。
25.如权利要求22所述的制作方法，其特征在于，还包含通过外部通孔分离磁层。
CN2009102583102A 2008-12-08 2009-12-04 多层电感器 Active CN101752058B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/315,703 US7843303B2 (en) 2008-12-08 2008-12-08 Multilayer inductor
US12/315,703 2008-12-08

Publications (2)

Publication Number Publication Date
CN101752058A true CN101752058A (zh) 2010-06-23
CN101752058B CN101752058B (zh) 2012-09-05

Family

ID=42230409

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009102583102A Active CN101752058B (zh) 2008-12-08 2009-12-04 多层电感器

Country Status (3)

Country Link
US (2) US7843303B2 (zh)
CN (1) CN101752058B (zh)
TW (1) TWI427649B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103578708A (zh) * 2012-07-18 2014-02-12 三星电机株式会社 用于功率感应器的磁性模块、功率感应器及其制造方法
CN112038041A (zh) * 2019-06-03 2020-12-04 株式会社村田制作所 层叠线圈部件

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4893773B2 (ja) * 2009-04-02 2012-03-07 株式会社村田製作所 電子部品及びその製造方法
US8254142B2 (en) * 2009-09-22 2012-08-28 Wintec Industries, Inc. Method of using conductive elastomer for electrical contacts in an assembly
US8593825B2 (en) * 2009-10-14 2013-11-26 Wintec Industries, Inc. Apparatus and method for vertically-structured passive components
US9059026B2 (en) 2010-06-01 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. 3-D inductor and transformer
US8471358B2 (en) * 2010-06-01 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. 3D inductor and transformer
JP6047934B2 (ja) 2011-07-11 2016-12-21 株式会社村田製作所 電子部品及びその製造方法
KR20130023622A (ko) * 2011-08-29 2013-03-08 삼성전기주식회사 도체 패턴 및 이를 포함하는 전자부품
US9633772B2 (en) 2013-03-14 2017-04-25 Gentex Corporation Solderable planar magnetic components
US9041152B2 (en) 2013-03-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor with magnetic material
KR20150090445A (ko) 2014-01-29 2015-08-06 주식회사 이노칩테크놀로지 적층칩 소자
US9570233B2 (en) 2014-06-13 2017-02-14 Globalfoundries Inc. High-Q multipath parallel stacked inductor
US9865392B2 (en) 2014-06-13 2018-01-09 Globalfoundries Inc. Solenoidal series stacked multipath inductor
DE102015206173A1 (de) * 2015-04-07 2016-10-13 Würth Elektronik eiSos Gmbh & Co. KG Elektronisches Bauteil und Verfahren zum Herstellen eines elektronischen Bauteils
KR102632344B1 (ko) * 2016-08-09 2024-02-02 삼성전기주식회사 코일 부품
KR101862465B1 (ko) * 2016-08-09 2018-05-29 삼성전기주식회사 코일 부품
US10763164B2 (en) * 2016-11-17 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with inductor and method of forming thereof
JP6780589B2 (ja) * 2017-06-02 2020-11-04 株式会社村田製作所 電子部品
US10584923B2 (en) * 2017-12-07 2020-03-10 General Electric Company Systems and methods for heat exchanger tubes having internal flow features
JP6838547B2 (ja) * 2017-12-07 2021-03-03 株式会社村田製作所 コイル部品およびその製造方法
KR102004815B1 (ko) * 2019-02-18 2019-07-29 삼성전기주식회사 파워 인덕터용 자성체 모듈, 파워 인덕터 및 그 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3185947A (en) * 1959-11-16 1965-05-25 Arf Products Inductive module for electronic devices
US3964087A (en) * 1975-05-15 1976-06-15 Interdyne Company Resistor network for integrated circuit
US5184103A (en) * 1987-05-15 1993-02-02 Bull, S.A. High coupling transformer adapted to a chopping supply circuit
JP3197022B2 (ja) * 1991-05-13 2001-08-13 ティーディーケイ株式会社 ノイズサプレッサ用積層セラミック部品
JPH0846471A (ja) * 1994-07-29 1996-02-16 Murata Mfg Co Ltd 積層型ｌｃ複合部品
US6073339A (en) * 1996-09-20 2000-06-13 Tdk Corporation Of America Method of making low profile pin-less planar magnetic devices
JP3362764B2 (ja) * 1997-02-24 2003-01-07 株式会社村田製作所 積層型チップインダクタの製造方法
US6891461B2 (en) * 1999-11-23 2005-05-10 Intel Corporation Integrated transformer
JP3758464B2 (ja) * 2000-05-12 2006-03-22 株式会社村田製作所 積層電子部品
KR100489820B1 (ko) * 2002-11-19 2005-05-16 삼성전기주식회사 세라믹 다층기판 및 그 제조방법
JP2004274004A (ja) * 2003-01-16 2004-09-30 Fuji Electric Device Technology Co Ltd 超小型電力変換装置
EP2913722A1 (en) * 2004-11-24 2015-09-02 NovaCentrix Corp. Electrical, plating and catalytic uses of metal nanomaterial compositions
CN1838349A (zh) * 2005-03-23 2006-09-27 胜美达集团株式会社 电感器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103578708A (zh) * 2012-07-18 2014-02-12 三星电机株式会社 用于功率感应器的磁性模块、功率感应器及其制造方法
US9478334B2 (en) 2012-07-18 2016-10-25 Samsung Electro-Mechanics Co., Ltd. Magnetic module for power inductor, power inductor, and manufacturing method thereof
CN103578708B (zh) * 2012-07-18 2018-03-13 三星电机株式会社 用于功率电感器的磁性模块、功率电感器及其制造方法
CN112038041A (zh) * 2019-06-03 2020-12-04 株式会社村田制作所 层叠线圈部件
CN112038041B (zh) * 2019-06-03 2022-04-12 株式会社村田制作所 层叠线圈部件

Also Published As

Publication number Publication date
TWI427649B (zh) 2014-02-21
US7843303B2 (en) 2010-11-30
US8302287B2 (en) 2012-11-06
US20110012701A1 (en) 2011-01-20
CN101752058B (zh) 2012-09-05
TW201023209A (en) 2010-06-16
US20100141370A1 (en) 2010-06-10

Similar Documents

Publication Publication Date Title
CN101752058B (zh) 多层电感器
KR100813913B1 (ko) 전자 변압기/인덕터 장치 및 이의 제조방법
CN1261753C (zh) 电子变压器/电感器器件及其制造方法
TWI234172B (en) Inductance element, laminated electronic component, laminated electronic component module and method for producing these element, component and module
JP5614479B2 (ja) コイル部品の製造方法
US20030030533A1 (en) Printed circuit board
TWI466146B (zh) 共模濾波器及其製造方法
TW550603B (en) Laminated inductor
JP5381956B2 (ja) コイル部品
CN208157197U (zh) 线圈内置部件
TWI382431B (zh) 功率電感結構
CN108806950A (zh) 线圈部件
US20100148905A1 (en) Inductor module and circuit module
KR102510526B1 (ko) Dc-dc 전력 변환을 위한 권선 모듈, 하이브리드 변압기, 모듈 및 회로
CN109036831A (zh) 线圈部件及其制造方法
US6675462B1 (en) Method of manufacturing a multi-laminated inductor
CN109474174A (zh) 带电感器模块的功率半导体系统和制造电感器模块和带电感器模块的功率半导体系统的方法
JP2001044038A (ja) 積層電子部品
JP2015198244A (ja) 積層アレイ電子部品及びその製造方法
CN104637650A (zh) 多层型电感器
JP4010919B2 (ja) インダクティブ素子の製造方法
US6551426B2 (en) Manufacturing method for a laminated ceramic electronic component
TW202211265A (zh) 電子組件以及其製造方法
US20120161914A1 (en) Transformer
KR101625971B1 (ko) 플렉시블 인덕터 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: The United States of California Sunnyvale mercury Street No. 495

Patentee after: ALPHA & OMEGA SEMICONDUCTOR, Ltd.

Address before: The United States of California Sunnyvale mercury Street No. 495

Patentee before: Alpha and Omega Semiconductor Inc.

TR01 Transfer of patent right

Effective date of registration: 20160901

Address after: 400700 Chongqing city Beibei district and high tech Industrial Park the road No. 5 of 407

Patentee after: Chongqing Wanguo Semiconductor Technology Co.,Ltd.

Address before: Bermuda Hamilton Church 2 Cola Lunden House Street

Patentee before: ALPHA & OMEGA SEMICONDUCTOR, Ltd.

Effective date of registration: 20160901

Address after: Bermuda Hamilton Church 2 Cola Lunden House Street

Patentee after: ALPHA & OMEGA SEMICONDUCTOR, Ltd.

Address before: The United States of California Sunnyvale mercury Street No. 495

Patentee before: ALPHA & OMEGA SEMICONDUCTOR, Ltd.

PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: Multilayer inductor

Effective date of registration: 20191210

Granted publication date: 20120905

Pledgee: Chongqing Branch of China Development Bank

Pledgor: Chongqing Wanguo Semiconductor Technology Co.,Ltd.

Registration number: Y2019500000007

PE01 Entry into force of the registration of the contract for pledge of patent right
PC01 Cancellation of the registration of the contract for pledge of patent right

Granted publication date: 20120905

Pledgee: Chongqing Branch of China Development Bank

Pledgor: Chongqing Wanguo Semiconductor Technology Co.,Ltd.

Registration number: Y2019500000007

PC01 Cancellation of the registration of the contract for pledge of patent right