CN101689860A - 具有不依赖于数据的共模动态特性的dac - Google Patents

具有不依赖于数据的共模动态特性的dac Download PDF

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Abstract

一种电流导引DAC具有用于在数字输入信号的控制下提供模拟输出信号的第一和第二差分输出端。在DAC的工作应用中，输出信号具有表示数字输入信号的差分分量，并且还具有第一共模分量。DAC包括用于将额外共模分量叠加到第一和第二差分输出端上以基本不受数字输入信号状态改变的影响来计算第一共模分量和该额外的共模分量的和的电路。

Description

具有不依赖于数据的共模动态特性的DAC
技术领域
本发明涉及一种具有数模转换器(DAC)的电子电路。
背景技术
DAC在电子电路领域中是众所周知的。DAC将数字输入数据转换成模拟输出信号。典型的应用领域是音频处理。在数字域中对音频数据进行处理，例如存储在DVD上或从Internet下载的一段音乐，但是为了使人们利用它，需要将处理结果翻译成模拟信号。
共同决定DAC性能的DAC的一个特性被称作“线性度”。DAC的线性度代表针对数字输入数据的每个变化，模拟输出都显示成比例的变化的属性。
DAC的典型构造包括多个电流源，这些电流源在数字输入的控制下有选择地切换至输出端。这些电流在输出端被叠加在一起，并且总电流的值代表输入端处的数字数据。
电流模式DAC优选地产生差分电流输出以产生差分电压。在电噪声环境中，噪声电压通常是为两个输出所共有的分量，且通过利用这两个输出之间的差来进行消除。然而，差分输出电压会包含与差分电流不成比例的成分。该成分通常被称作“共模”信号。DAC被设计为将该共模信号保持为尽可能小。
发明内容
本发明涉及一种电子电路，该电子电路包括：DAC，其具有第一和第二差分输出端，这些输出端用于在输入至DAC的数字输入信号的控制下提供模拟信号。本发明由独立权利要求限定。从属权利要求描述了各优选实施例。
在DAC的工作应用过程中，输出信号包括代表数字输入信号的差分输出信号。模拟输出信号还包括第一共模信号。DAC包括用于将额外的共模信号叠加到第一和第二差分输出端上以基本不受数字输入信号状态改变的影响来计算第一共模信号和该额外的共模信号的和的电路。
因此，由于共模成分不受将被转换的实际数字输入数据的影响，从而相比于传统DAC中，差分输出信号可以更易于被识别。这种不依赖于信号的共模成分是可预测的，从而可以比依赖于信号的共模成分更容易被滤除。
在本发明的一个实施例中，DAC是电流导引DAC。该DAC包括第一电流源，该电流源在数字输入信号的控制下切换至第一或第二差分输出端。用于叠加额外共模信号的电路包括第二电流源和第三电流源。第二电流源在数字控制信号的控制下在每个均连接至第一差分输出端的两个触点之间进行切换。第三电流源同样在数字控制信号的控制下在每个均连接至第二差分输出端的另两个触点之间进行切换。数字输入信号和数字控制信号是关于相同时基的样本。如果在时间上分别与数字控制信号的第一和第二后续样本一致的数字输入信号的第三和第四后续样本具有相同的状态，则该第一和第二样本具有不同的状态。如果在时间上分别与数字控制信号的第一和第二后续样本一致的数字输入信号的第三和第四后续样本具有不同的状态，则该第一和第二样本具有相同的状态。因此，在每个采样时刻，或者切换第一电流源或者切换第二和第三电流源。于是整个共模信号显示出每一时刻的这种切换，从而形成了利于进行滤除的周期特性。优选地，第一电流源包括第四电流源和第五电流源，以及第二、第三、第四和第五电流源都具有相同的构造，从而在共模信号中具有几乎理想的周期特性。
为了完整起见，对下列公开进行了引用。
为同一发明人提交的WO2005/002058(代理人卷号NL030767)涉及一种DAC，该DAC具有施加有用于转换为模拟信号的第一数字信号的第一电流源。第一数字信号具有预定的时钟周期。DAC还包括施加有第二数字信号的第二虚拟电流源。该虚拟电流源未连接至DAC中的任何信号路径。第二数字信号源自第一数字信号，从而在任一个时钟周期中，不是第一电流源就是第二电流源进行切换。这种布置具有供电线路电压的动态行为不依赖于信号，而仅依赖于时钟周期的优点。WO2005/002058没有教导也没有启示使用该电流源布置来提供根据本发明的不依赖于将被转换为模拟信号的数字输入数据的共模信号。
EP1139571涉及一种包括脉宽调制器和D类放大器的DAC。D类放大器包括低通滤波器。差分信号可从该放大器的两个节点上得到。共模补偿电路在未产生脉宽调制信号的周期期间产生补偿信号，来维持上述节点的共模平均值，而不影响差分信号。EP1139571仅以平均共模信号为目标。这意味着只要在随后的周期中能够对瞬时信号依赖性进行补偿，就允许在某一周期期间在共模信号中存在瞬时信号依赖性，因此，平均共模信号变为不依赖于信号。然而，在本发明中，共模信号在所有时刻都保持为不依赖于数字输入数据。这不仅适用于每个单独的数据样本，而且还尤其适用于数据样本可能会改变状态的时刻(即，在存在或不存在上升沿或下降沿期间)。还应该注意到，EP1139571B 1涉及一种三态(+2，0或-2)的差分信号。这就引起了EP113957试图解决的问题。应该注意，处于中间态的“0”可以以两种方式得到：如果outA＝1且outB＝1，则outA-outB＝0；然而，如果outA＝-1且outB＝-1，则outA-outB＝0。对此进行差分会导致相同的结果，但是这对共模信号具有显著影响：在中间态outA+outB＝+2或-2，而在其他两态中都为0。因此，EP1139571需要解决该问题的手段。在本发明中，该问题不会发生，这是因为本发明涉及两态差分输出：+2或-2。因此，本发明本质上在共模信号平均上不存在该问题，这是因为其对于两种状态是相同的。
US2006/0192703涉及一种DAC系统，该系统包括共模调整模块、预处理模块、DAC电路和分配模块。共模调整模块根据数字输入D确定第一值S。预处理模块连接至共模调整模块以根据第一值S和数字输入D确定将导通的多个正单元(Pa)和将导通的多个负单元(Na)。DAC电路包括M个三级开关元件，其中，每个三级开关元件都具有能够提供正电单元的正单元和能够提供负电单元的负单元，DAC电路根据Pa和Na产生相应的模拟输出。分配模块连接至预处理模块和DAC电路，用于根据第一值S控制M个三级开关元件以预定顺序提供正电或负电。US2006/0192703在动态元件匹配环境中使用三态开关元件。US2006/0192703根本并不在于解决与共模相关的问题，而是使用共模信号来解决产生差分中间态“0”的那两种方式(如在EP1139571中所述)会由于三态元件中各器件之间的失配而导致的两个不同模拟信号的模拟问题。
附图说明
下面将利用实例以及参照附图来对本发明进行进一步地详细描述，附图中：
图1是说明本发明的各方面的一列数学表达式；
图2是说明数字输入信号和数字控制信号之间的相互依赖性的曲线图；
图3是用于产生数字控制信号的实例电路的示意图；
图4是说明包括一位子电路的DAC的各方面的示意图；以及
图5示出了图4电路中各信号的时序图。
在全部附图中，相似或相应的特征以相同的参考标号来表示。
具体实施方式
达到足够的线性度是对数模转换器(DAC)的主要要求之一。一种类型的非线性源自耦合进入DAC灵敏度电路中从而影响期望信号的信号。差分信号法是减少该种影响的一种常用方法。于是，输出信号被定义为两个独立输出端上的信号之间的差。这具有在从两个原始输出信号相减得到的差分输出信号中消除了同时耦合到两个输出端的任何失真的优点。
在硬件中进行相减会引入非理想性。考虑下面的实例。假设DAC具有输入代码X和依赖于代码X的两个电流输出IPOS(X)和INEG(X)。这些电流通过两个电阻器被转换成电压VPOS(X)和VNEG(X)，以确定差分信号。现在假设这两个电阻器不相同，例如，一个电阻器具有为R0+δR的电阻值，而另一个电阻器具有为R0-δR的电阻值。于是，由图1中的表达式(2)给出差分电压ΔV。改写表达式(102)就得到表达式(104)。
在表达式(104)中，第一部分代表差分信号，其由IPOS(X)和INEG(X)之间的差确定。第二部分代表共模信号，由IPOS(X)和INEG(X)的和确定。因此，在正信号和负信号两者中以相同幅值存在的任何非线性或其他偏差都将在差分部分中被消除，但是由于非理想性这些非线性或其他偏差还将会在最终的差分信号ΔV(X)中出现。
根据表达式(106)将原始共模信号的相对阻尼定义为共模抑制比(CMRR)。
在高速DAC中实现充分的CMRR不仅意味着准静态(X随时间变化相对缓慢)CMRR足够大，而且意味着动态CMRR也足够大。关于动态CMRR，在瞬变期间期望正输出和负输出两者的变化在所有时刻都相等。即使其中一个相对于另一个有很小的延迟也将会劣化动态CMRR，而静态CMRR是可接受的。这将导致差的输出信号的动态线性度。下面将主要关注动态线性度，这是因为动态线性度通常会限制高速工作时的线性度。
实际中，可以实现的CMRR的最佳幅值受到物理因素和实际因素两者的限制。因此，共模信号的阻尼量也受到限制。为了进一步减少共模影响，本发明还考虑到了共模信号本身。
为了改善线性度，发明人提出了使共模输出信号不依赖于输入信号X。实现此目的的一种方式是利用向DAC的两个输出上施加额外的信号Z(Y)，以使差分输出保持不受影响。额外的信号Z依赖于数字输入Y。此外，发明人还提出了通过保证在输出端的总的共模切换活动使得实际源(输入X或Y)已经变得不可区分来遮盖对数字输入X的依赖性。这意味着这两个输出中的额外信号Z对激励的响应都必须与原始输出IPOS和INEG的共模响应相同。于是，额外信号Z(Y)满足表达式(108)，且改进的输出由表达式(110)和(112)给出。现在信号Y被定义为与原始信号X组合，共模输出信号变为不依赖于X。
例如，注意到，高速DAC的输出信号具有固定数量(优选为等距的)等级(Ntot)并以采样时间Ts计时。这意味着对输入信号X的响应只会改变离散时间时刻的有限阶数(Nx)：Nx(n.Ts)，其中，n＝0，1，2，...。为了使总输出不依赖于X，使Y在每个时钟采样点处改变了X没有改变的那些阶数，即：NY(n.Ts)＝Ntot-Nx(n.Ts)。现在输出在每一时钟时刻都将经历恒定数量的共模切换(Ntot)。其不依赖于信号X。
DAC的输出通常是多个一位子电路组合的结果。在这种情况中，输入信号X是表示根据某一编码方案的输入字的各个位xi的集合。对于这种情况，额外信号Y也可以由各个位yi的集合来表示。每一位yi都仅依赖于xi，并且在此方式中，当位xi不改变状态时，位yi仅在采样时刻改变状态。图2的曲线图202说明了位xi和yi之间的这种相互依赖性。
图3是在位xi的控制下产生位yi的示例电路300的示意图。电路300包括一个时钟周期延迟部件302、EXNOR 门304和反转触发器306。部件302包括例如一位移位寄存器。门304直接接收位xi的当前值以及经由延迟部件302接收位xi的前一值。如果门304的输入相同，则其输出为逻辑高电平，如果输入不同，则输出为逻辑低电平。如果门304产生了逻辑高电平，则这意味着位xi并没有相对于其前一样本而改变其值。一旦接收到逻辑高电平，反转触发器306就相对于其前一状态而改变其状态。
图4是一位子电路400的示意图。电路400包括分别连接至开关406和408的电流源402和404。开关406和408受位xi的值的控制以将这两个电流源402和404连接至输出端410或输出端412。输出端410和412由于位xi的贡献而一起构成了对于代表数字输入信号X的差分输出电流的差分输出端。电路400还包括电流源414和416。电流源414经由开关418连接至输出端410。电流源416经由开关420连接至输出端412。开关418和420受额外信号Y的位yi的控制。应该注意，电流源414在开关418在位yi的控制下而反转之前以及之后连接至输出端410，以及电流源416在开关420反转之前以及之后连接至输出端412。下面对操作进行说明。
本发明考虑了差分输出信号的动态共模行为。该信号基于具有差分(或：正和负)特性的电流。输出信号的共模部分等于正电流和负电流的和。这些电流的和可以利用将输出端410和412进行短路并测量流经输出端410和412之间的组合电流来推测。注意，在该情况中，其连接受位yi控制的电流源414和416、以及其连接受位xi控制的电流源402和404由于目前差分输出端410和412被短路而具有相同的反应。还应该注意到，电流源414和416切换之前的情况和电流源414和416切换之后的情况相同。然而，在开关418和420反转过程中，会出现假信号，这是因为在实际中电流从一端切换至另一端根本就不是完全平滑的。这是由开关418和420的构造、它们受控的方式、非理想性等造成的。因此，即使在短路输出端对中也会发生跃迁效应或假信号效应。上面已经参照图2描述了位yi的行为。位yi应该在位xi的连续样本未切换值的情况下切换值。这意味着短路输出端中的净切换行为是由电流源402和404在位xi的控制下进行切换或电流源418和420在位yi的控制下进行切换产生的假电流造成的。电流源402、404、414和416相同，且开关406、408、418和420及其控制电路(未示出)也相同。因此，在共模信号中区分假信号的起源(位xi或位yi)已经变得不可能。由于共模输出信号已经变得不依赖于位xi和位yi的值，且实际上已经变得可预测(甚至是周期性的)，因此共模信号可以被滤除以改善线性度。
图5包括说明图4的电路400中各信号的相互依赖性的曲线图202、502、504、506和508。曲线图202上面已经讨论过并且将数字信号xi和yi表示为时间“t”的函数。曲线图502在相同的时标上表示了电路400的节点410处的模拟输出电流OUTPOS。曲线图504代表节点412处的模拟输出电流OUTNEG。曲线图506代表模拟差分输出信号OUTPOS-OUTNEG。曲线图508代表模拟共模信号OUTPOS+OUTNEG。这些模拟输出信号可采用上述固定数量等级中的一个。

Claims (3)

1.一种电子电路，包括DAC，其具有用于在输入至所述DAC的数字输入信号的控制下提供模拟输出信号的第一差分输出端和第二差分输出端，其中：
在所述DAC的工作应用中，所述输出信号包括差分输出信号，所述差分输出信号代表所述数字输入信号，且所述输出信号还包括第一共模信号；
所述DAC包括用于将额外共模信号叠加到所述第一差分输出端及所述第二差分输出端上以基本不受所述数字输入信号状态改变的影响来计算所述第一共模信号和所述额外共模信号的和的电路。
2.根据权利要求1所述的电路，其中：
所述DAC是电流导引DAC；
所述DAC包括第一电流源，所述第一电流源在所述数字输入信号的控制下切换至所述第一差分输出端或所述第二差分输出端；
用于叠加所述额外共模信号的所述电路包括：
第二电流源，在数字控制信号的控制下，第二电流源在每个均连接至所述第一差分输出端的两个触点之间进行切换；
第三电流源，在所述数字控制信号的控制下，第三电流源在每个均连接至所述第二差分输出端的另两个触点之间进行切换；
所述数字输入信号和所述数字控制信号是关于相同时基的样本；
如果在时间上分别与所述数字控制信号的第一后续样本和第二后续样本一致的所述数字输入信号的第三后续样本和第四后续样本具有相同的状态，则所述第一后续样本和所述第二后续样本具有不同的状态；
如果在时间上分别与所述数字控制信号的第一后续样本和第二后续样本一致的所述数字输入信号的第三后续样本和第四后续样本具有不同的状态，则所述第一后续样本和所述第二后续样本具有相同的状态。
3.根据权利要求2所述的电路，其中：
所述第一电流源包括第四电流源和第五电流源；以及
所述第二电流源、所述第三电流源、所述第四电流源和所述第五电流源具有相同的构造。
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