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一种垂直双扩散mos晶体管测试结构 Download PDF

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Abstract

一种垂直双扩散MOS晶体管测试结构，属于半导体技术领域，包括半导体衬底、外延层、源掺杂区、漏掺杂区、沟道区、夹层电介质层，覆盖在半导体衬底上表面用于引出源电极和漏电极的金属层以及覆盖半导体衬底底面的背金属层。其中，位于源掺杂区和漏掺杂区下方的沟道区部分重叠，形成合并沟道，覆盖在外延层表面用于引出漏电极的金属层所引出的电极为测试用漏电极，覆盖半导体衬底底面的背金属层引出的才是该垂直扩散MOS晶体管真正的漏电极。通过测试用漏电极与源电极作为输出电极进行测试，有效实现对垂直双扩散MOS晶体管实际参数的监控，并克服研磨后表征的困难，统一测试程序，从而进一步降低维护、开发成本，提高产品测试、反馈的效率。

Description

一种垂直双扩散MOS晶体管测试结构
技术领域
本发明涉及晶体管器件的测试结构，具体涉及一种适用于垂直双扩散MOS晶体管的测试结构，属于半导体技术领域。
背景技术
在半导体集成电路中，以双扩散MOS晶体管为基础的电路，简称DMOS，利用两种杂质原子的侧向扩撒速度差，形成自对准的亚微米沟道，可以达到很高的工作频率和速度。
与普通MOS晶体管相比，DMOS在结构上有两个主要区别：一是将P型、N型杂质通过同一氧化层窗口顺次扩散，形成很短的沟道；二是在沟道与漏区之间加入一个轻掺杂的N-漂移区，其掺杂浓度远小于沟道区。这个区承受大部分所加的漏电压，从而使短沟道效应减弱，提高漏击穿电压，从而实现短沟道与高击穿电压结合而得到的一系列优点。
DMOS晶体管又可分为横向DMOS晶体管(简称LDMOS)和垂直DMOS晶体管(VDMOS)两种。其中，垂直DMOS晶体管由于其良好的性能和高集成度，在半导体集成电路领域中得到越来越多的应用。
图1为垂直DMOS晶体管(简称VDMOS)结构示意图。如图1所示，VDMOS在N+硅衬底110上生长一层N-外延层120，电子由N+源掺杂区104流经沟道105后改为垂直方向由衬底110流出。因此，漏电极101由硅片底面引出，硅片表面只有源电极102和栅电极103，有利于提高集成度，其中，源电极102和栅电极103之间通过栅氧化层106隔开。
然而，正是由于垂直DMOS晶体管的源电极和漏电极在半导体硅衬底的不同表面引出，在器件表征过程中，其输出特性的参数表征及相应晶圆可接受性测试(Wafer Acceptance Test，WAT)若在半导体硅衬底的背面研磨之前进行，则测试结果与器件实际参数有较大误差，故其测试通常在半导体硅衬底的背面研磨之后进行，这与半导体衬底上其他器件在衬底背面研磨之前进行的测试不匹配，与此同时，由于背面研磨后的半导体衬底尺寸变薄，也为测试带来了较大的难度和较高的成本。
发明内容
本发明要解决的技术问题主要有两个，一是解决垂直双扩散MOS晶体管WAT表征过程中存在的较大误差；二是统一测试程序，解决垂直双扩散MOS晶体管在半导体衬底背面研磨后进行测试表征与大多半导体器件在半导体衬底背面研磨前进行的测试之间测试顺序不匹配的问题。
为解决上述技术问题，本发明提供了一种垂直双扩散MOS晶体管测试结构，该结构包括：第一导电类型的半导体衬底，位于半导体衬底上表面的第一导电类型的外延层，位于外延层表面的第一导电类型的源掺杂区和第一导电类型的漏掺杂区，位于源掺杂区的第二导电类型的源沟道区和位于漏掺杂区下方的第二导电类型的漏沟道区，覆盖栅极表面的夹层电介质层，覆盖在半导体衬底上表面用于引出源电极和漏电极的金属层以及覆盖半导体衬底底面的背金属层。其中，源沟道区和漏沟道区部分重叠，形成合并沟道，且半导体衬底的掺杂浓度大于外延层的掺杂浓度，源、漏掺杂区的掺杂为重掺杂，其掺杂浓度约为1E21cm-3，远大于外延层的掺杂浓度，源、漏沟道区的掺杂为轻掺杂，其掺杂浓度约为1E17Gm-3。
根据本发明提供的垂直双扩散MOS晶体管测试结构，其中，夹层电介质层为栅氧化层，源掺杂区、漏掺杂区以及源沟道区和漏沟道区均通过离子注入方法实现，且源沟道区和漏沟道区分别位于源掺杂区和漏掺杂区下方。其中，源沟道区位于栅极下方的部分为源扩散沟道，漏沟道区位于栅极下方的部分为漏扩散沟道，源、漏扩散沟道的长度均为1μm～3μm，且扩散沟道部分重叠，垂直双扩散MOS晶体管栅极覆盖该源扩散沟道和漏扩散沟道的重叠部分，栅极长度小于源扩散沟道与漏扩散沟道的长度之和。
根据本发明提供的垂直双扩散MOS晶体管测试结构，其中，覆盖在外延层表面用于引出漏电极的金属层所引出的电极为测试用漏电极，覆盖半导体衬底底面的背金属层引出的才是该垂直扩散MOS晶体管真正的漏电极。测试用漏电极与垂直双扩散MOS晶体管的源电极同位于半导体衬底的上表面，可与其他半导体器件一样，在背面研磨前进行WAT表征，起测试顺序相匹配。采用测试用漏电极与源电极作为输出电极测试得到的表征参数与垂直双扩散MOS晶体管实际的参数相比，存在一定漂移，但二者之间的变化关系可通过相关计算得到，通过测试用漏电极与源电极作为输出电极进行测试，可有效实现对垂直双扩散MOS晶体管实际参数的监控，并克服研磨后表征的困难，并统一测试程序，解决垂直双扩散MOS晶体管在半导体衬底背面研磨后进行测试表征与大多半导体器件在半导体衬底背面研磨前进行的测试之间测试顺序不匹配的问题，从而进一步降低维护、开发成本，提高产品测试、反馈的效率。
作为较佳技术方案，第一导电类型为N型，第二导电类型为P型。
作为又一实施方案，第一导电类型为P型，第二导电类型为N型。
本发明的技术效果是，通过引入与源电极位于同一表面的测试用漏电极，大大降低了对于器件WAT表征的困难，并使得对垂直双扩散MOS晶体管的参数表征可在背面研磨前进行，通过测试用漏电极与源电极作为引出电极进行测试，对器件的实际参数进行有效监控，避免了通过分别位于外延层表面的源电极和位于半导体衬底下表面的漏电极直接进行测试所带来的较大误差，也避免了在背面研磨后进行测试表征时所需的较高成本，对于垂直双扩散MOS晶体管器件的WAT表征精确性和便利性，都带来了极大的改善，除此之外，垂直双扩散MOS晶体管的参数表征与其他半导体器件的测试一样，在半导体衬底背面研磨前进行，使WAT的表征测试程序得到统一，解决了垂直双扩散MOS晶体管在半导体衬底背面研磨后进行测试表征与大多半导体器件在半导体衬底背面研磨前进行的测试之间测试顺序不匹配的问题，从而进一步降低维护、开发成本，提高产品测试、反馈的效率。
附图说明
图1为垂直双扩散MOS晶体管结构示意图；
图2为本发明提供的垂直双扩散MOS晶体管测试结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。
图2为本发明提供的垂直双扩散MOS晶体管测试结构示意图。
如图2所示，本发明提供的垂直双扩散MOS晶体管测试结构包括：第一导电类型的半导体衬底210，位于半导体衬底210上表面301的第一导电类型的外延层220，位于外延层220表面303的第一导电类型的源掺杂区204和第一导电类型的漏掺杂区206，位于源掺杂区204下方的第二导电类型源沟道区205和位于漏掺杂区206下方的第二导电类型漏沟道区207，覆盖栅极区域的夹层电介质层230，覆盖在外延层220上表面303的、用于引出源电极201、漏电极202、栅极203的金属层以及覆盖半导体衬底210底面302的背金属层240。其中，源沟道区205位于栅极203下方的部分为源扩散沟道，漏沟道区207位于栅极203下方的部分为漏扩散沟道，源扩散沟道和漏扩散沟道部分重叠，形成合并沟道，且半导体衬底210的掺杂浓度大于外延层220的掺杂浓度，源掺杂区204和漏掺杂区206的掺杂浓度大致相当且均为重掺杂，其掺杂浓度约为1E21cm-3，远大于外延层220的掺杂浓度，源沟道区和漏沟道区的掺杂浓度也大致相当且均为轻掺杂，其掺杂浓度约为1E17cm-3。
在本具体实施方式中，夹层电介质层230为栅氧化层，源掺杂区204和漏掺杂区206以及源沟道区205、漏沟道区207均通过离子注入方法实现，且源沟道区205位于源掺杂区204下方，漏沟道区207位于漏掺杂区206下方中。其中，源沟道区205位于栅极203下方的部分为源扩散沟道，漏沟道区207位于栅极203下方的部分为漏扩散沟道，源扩散沟道长度310和漏扩散沟道长度320均为1μm～3μm，且源扩散沟道和漏扩散沟道部分重叠，垂直双扩散MOS晶体管栅极203覆盖该扩散沟道的重叠部分208，栅极203长度小于源扩散沟道长度310与漏扩散沟道长度320之和。
在如图2所示垂直双扩散MOS晶体管测试结构中，覆盖在外延层220表面303用于引出漏电极202的金属层所引出的电极为测试用漏电极，覆盖半导体衬底210底面302的背金属层240引出的才是该垂直扩散MOS晶体管真正的漏电极。
作为最佳实施方案，本实施例中第一导电类型为N型，第二导电类型为P型。即：所采用的半导体硅衬底210为N型衬底，位于衬底上方的外延层220也为N型，源掺杂区204和漏掺杂区206均为N型重掺杂区域，衬底硅和源、漏掺杂区的掺杂浓度均大于外延层硅的掺杂浓度，而分别位于源掺杂区204和漏掺杂区206下方的沟道区205、207均为P型半导体轻掺杂，沟道区205、207位于栅极203下方的部分为扩散沟道，两扩散沟道部分重叠，形成合并沟道。对该垂直双扩散MOS晶体管进行测试表征时，栅极203和源电极201之间加正压VGS，当VGS＞阈值电压Vt时，P型沟道区205、207反型成N型而成为反型层，该反型层形成N沟道从而使测试用漏电极202和源电极201导电。而该垂直双扩散MOS晶体管实际工作时，其实际漏电极是由位于半导体衬底210底面302的金属层240引出的，栅极203和源电极201之间所加正压VGS＞阈值电压Vt时，P型沟道反型成N型成为反型层，位于外延层220表面303的源电极201和位于半导体衬底210底面302的漏极之间的结构由N+-P-N+结构变为了N+-N-N+结构，在VDS的作用下，N型源区的电子经过沟道区到达漏区，形成由漏流向源的漏源电流。显然，VGS的数值越大，表面处的电子密度越大，相对的沟道电阻越小，在同样的VDS的作用下，漏源电流越大。电子流经沟道后改为垂直方向，由衬底流出，从而实现位于半导体衬底210底面302的漏极和位于外延层220表面303的源电极201之间的导电。
测试用漏电极202与垂直双扩散MOS晶体管的源电极201同位于半导体衬底210的上表面301，可与其他器件一样，在背面研磨前进行WAT表征。采用测试用漏电极202与源电极201作为输出电极测试得到的表征参数与垂直双扩散MOS晶体管实际的参数相比，存在一定漂移，由模拟结果可知，以测试用漏电极202与源电极201作为输出电极得到的阈值电压Vt为4.82V，而垂直双扩散MOS晶体管的实际阈值电压为4.55V，但二者之间的变化关系可通过相关计算得到，通过测试用漏电极202与源电极201作为输出电极进行测试，可有效实现对垂直双扩散MOS晶体管实际参数的监控，克服研磨后表征的困难，并统一测试程序，解决垂直双扩散MOS晶体管在半导体衬底背面研磨后进行测试表征与大多半导体器件在半导体衬底背面研磨前进行的测试之间测试顺序不匹配的问题，从而进一步降低维护、开发成本，提高产品测试、反馈的效率。
作为又一实施例，第一导电类型为P型，第二导电类型为N型。即：所采用的半导体硅衬底210为P型衬底，位于衬底上方的外延层220也为P型，源掺杂区204和漏掺杂区206均为P型重掺杂区域，衬底硅和源、漏掺杂区的掺杂浓度均大于外延层硅的掺杂浓度，而分别位于源掺杂区204和漏掺杂区206下方的沟道区205、207均为N型半导体轻掺杂，沟道区205、207位于栅极203下方的部分为扩散沟道，两扩散沟道部分重叠，形成合并沟道。对该垂直双扩散MOS晶体管进行测试表征时，栅极203和源电极201之间加负压VGS，当|VGS|＞阈值电压|Vt|时，N型沟道区205、207反型成P型而成为反型层，该反型层形成P沟道从而使测试用漏电极202和源电极201导电。而该垂直双扩散MOS晶体管实际工作时，其实际漏电极是由位于半导体衬底210底面302的金属层240引出的，栅极203和源电极201之间所加正压|VGS|＞阈值电压|Vt|时，N型沟道反型成P型成为反型层，位于外延层220表面303的源电极201和位于半导体衬底210底面302的漏极之间的结构由P+-N-P+结构变为了P+-P-P+结构，在相对于源电极端为负的漏源电压的作用下，源端得正电荷空穴经过导通的P型沟道到达漏端，形成从源到漏的源漏电流，VGS越负(绝对值越大)，沟道的导通电阻越小，电流的数值越大。通过测试用漏电极202与源电极201作为输出电极进行测试，可有效实现对垂直双扩散MOS晶体管实际参数的监控，克服研磨后表征的困难，并统一测试程序，解决垂直双扩散MOS晶体管在半导体衬底背面研磨后进行测试表征与大多半导体器件在半导体衬底背面研磨前进行的测试之间测试顺序不匹配的问题，从而进一步降低维护、开发成本，提高产品测试、反馈的效率。
在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims (15)

1.一种垂直双扩散MOS晶体管测试结构，包括：第一导电类型的半导体衬底，位于半导体衬底上表面的第一导电类型的外延层，位于外延层表面的第一导电类型的源掺杂区和第一导电类型的漏掺杂区，位于所述源掺杂区下方的第二导电类型的源沟道区和位于所述漏掺杂区下方的第二导电类型的漏沟道区，覆盖栅极表面的夹层电介质层，覆盖在外延层表面用于引出源电极和漏电极的金属层以及覆盖半导体衬底底面的背金属层，其特征在于，所述源沟道区和所述漏沟道区部分重叠，形成合并沟道。
2.根据权利要求1所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述覆盖在外延层表面用于引出漏电极的金属层所引出的电极为测试用漏电极。
3.根据权利要求1所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述覆盖半导体衬底底面的背金属层所引出的电极为垂直扩散MOS晶体管真正的漏电极。
4.根据权利要求1所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述源掺杂区和漏掺杂区均通过离子注入方法实现。
5.根据权利要求1所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述源沟道区和漏沟道区通过离子注入方法实现。
6.根据权利要求5所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述源沟道区位于栅极下方的部分为源扩散沟道，其长度为1μm～3μm。
7.根据权利要求5所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述漏沟道区位于栅极下方的部分为漏扩散沟道，其长度为1μm～3μm。
8.根据权利要求1或6或7所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述沟道区重叠的部分，为源扩散沟道和漏扩散沟道的部分重叠。
9.根据权利要求1或6或7所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述栅极覆盖所述源扩散沟道和漏扩散沟道的重叠部分。
10.根据权利要求1或6或7所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述栅极的长度小于所述源扩散沟道长度与漏扩散沟道长度之和。
11.根据权利要求1所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述夹层电介质层为栅氧化层。
12.根据权利要求1所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
13.根据权利要求1所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。
14.根据权利要求13或14所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述半导体衬底的掺杂浓度大于所述外延层的掺杂浓度。
15.根据权利要求13或14所述的垂直双扩散MOS晶体管测试结构，其特征在于，所述源掺杂区和漏掺杂区的掺杂浓度均远大于所述外延层的掺杂浓度。
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Address before: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Patentee before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai