CN101641772A - 片上存储单元及其制造方法 - Google Patents
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Abstract
一种片上存储单元包括三栅存取晶体管(145)和三栅电容器(155)。片上存储单元可以是三维三栅晶体管和电容器结构上的嵌入式DRAM，它与现有三栅逻辑晶体管制造工艺完全兼容。本发明的实施例使用高垂直面纵横比和固有的较大表面积的三栅晶体管，从而用反向模式三栅电容器来替换商品DRAM中的“沟槽”电容器。三栅晶体管的高侧壁提供了足够大的表面积，以在小的单元面积上提供存储电容。
Description
发明领域
本发明公开的实施例一般涉及存储单元，且尤其涉及基于三门的嵌入式DRAM单元。
发明背景
随着每一代的技术升级和增加的晶体管数，微处理器界随时准备转移到多核平台。这意味着具有四个或更多微处理器核，每个核具有它自己的在同一管芯上的片上集成专用低级(L1/L2)高速缓存。这改进了并行性且增强总体的微处理器性能而不消耗过多的功率。然而，在通常遇到的“高速缓存未命中”的情形中，需要存取位于片外的物理存储器，且这会导致功率和性能损耗两者。因此，非常需要由很多核共享的片上、大尺寸、密集的物理存储器。寄存器堆单元和6晶体管(6T)静态随机存取存储器(SRAM)高速缓存是最常见的嵌入式存储单元，它与以同一速度操作的逻辑晶体管一起使用。通常可购买到的微处理器产品中提供的典型L2高速缓存的范围是2-4兆字节。尽管如此，还需要高带宽、高密度片上存储块以提高性能，诸如嵌入式动态随机存取存储器(DRAM)。
附图简述
通过阅读以下的详细描述并结合附图将更好地理解所公开的实施例，附图中：
图1是根据本发明实施例的片上存储单元的立体图；
图2是示出关于本发明的实施例的每单位面积的电荷电容和每单位面积的栅漏电流的曲线图；以及
图3是示出制造根据本发明实施例的片上存储单元的方法的流程图。
为了简化和清楚说明的目的，附图示出一般的构造方式，且省略公知特征和技术的描述和细节，以避免不必要地使所述本发明的实施例的讨论晦涩。另外，附图中的元件不一定是按比例绘制的。例如，附图中的某些元件的尺寸相对于其它元件被放大，以有助于改进对本发明的实施例的理解。在不同附图中相同的附图标记指示相同的元件。
在说明书和权利要求书中的术语“第一”、“第二”、“第三”、“第四”等(如果有的话)用于在类似元件之间进行区分，且未必是用于描述特定次序或时间顺序。应该理解如此使用的数据在适当情况下是可以互换的，使得本文所述的本发明的实施例例如能够以本文示出或以其它方式描述的次序以外的次序操作。类似地，如果本文中方法被描述为包括一系列步骤，则如本文呈现的这些步骤的顺序不一定是可执行这些步骤的唯一顺序，且某些所述步骤可被省略和/或可能将本文未描述的某些其它步骤添加到该方法中。此外，术语“包括”、“包含”、“具有”及其任何变形旨在适用非排他地包括，使得包括一系列要素的过程、方法、制品或装置不一定限于这些要素，但可包括未明确列出或这些过程、方法、制品或装置所固有的其它要素。
在说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶”、“底”、“上”、“下”等(如果有的话)用于描述的目的，且不一定用于描述永久的相对位置。应该理解如此使用的数据在适当情况下是可以互换的，使得本文所述的本发明的实施例例如能够以本文示出或以其它方式描述的方向以外的其它方向操作。如本文所使用的术语“耦合”被定义为电或非电方式的直接或间接连接。
附图的详细描述
在本发明的一个实施例中，片上存储单元包括三门存取晶体管(accesstransistor)和三门电容器。片上存储单元可以是三维三栅晶体管和电容器结构上的嵌入式DRAM，它与现有三栅逻辑晶体管制造工艺完全兼容。本发明的实施例使用高肋片纵横比和固有的较大表面积的三栅晶体管，从而用反向模式三栅电容器来替换商品DRAM中的“沟槽”电容器。三栅晶体管的高侧壁提供了足够大的表面积来在小的单元面积中提供存储电容，从而解决了将大的、高密度1T-1C DRAM存储元件与逻辑技术工艺集成的需要。
现在参考附图，图1是根据本发明实施例的片上存储单元100的立体图。如图1所示，片上存储单元100包括衬底110、衬底110上的电绝缘层115、衬底110和电绝缘层115上的半导体肋片120、半导体肋片120的至少一部分上的金属层(未示出)以及金属层上的栅电介质层130。栅电极140和栅电极150在栅电介质层130上横跨半导体肋片120。片上存储单元100还包括在半导体肋片120中栅电极140的一侧141处的漏区160、在半导体肋片120中栅电极150的一侧152处的漏区170、以及在半导体肋片120中栅电极150的一侧151处且在栅电极140和栅电极150之间的源区180。在一个实施例中，漏区160电连接至列位线，且栅电极140电连接至片上存储单元100的行字线。
如图1所示，片上存储单元100包括带有两个平行栅(栅电极140和150)的单个肋片(半导体肋片120)。在栅电极140环绕半导体肋片120的情况下，形成DRAM单元的存取晶体管。第二器件形成存储电容器，其中栅电极150环绕半导体肋片120的所有的三个曝露侧面。传递节点(即，“存储节点”——在其中存储电荷的物理区)是由三栅存取晶体管和三栅反向模式电容器所共享的共用源区180。这种配置的优点是可通过增加存储器件的半导体肋片120(全局或选择性地)的高度来使栅电容(即存储电容)最大化。选择性地高度增加仅在体硅上是可能的(与绝缘体上的硅(SOI)衬底不同)。因此，在一个实施例中，衬底110是体硅衬底，且半导体肋片120在栅电极140处具有第一高度且在栅电极150处具有第二高度。在特定的实施例中，第二高度大于第一高度，以便使存储电容最大化。
在一个实施例中，半导体肋片120由硅等制成。在同一或另一实施例中，电绝缘层115可以是包括二氧化硅等的浅槽隔离层。在同一或另一实施例中，栅电介质层130包括诸如氧化铪、氧化锆、PZT之类的高k电介质材料或具有约10或更大的介电常数(k)的另一种材料。在同一或另一实施例中，栅电极140和150可包括多晶硅、金属或另一种适当的材料。在这方面，多晶硅栅遭受耗尽效应，而该耗尽效应不会影响金属栅，因此，金属栅在本发明的至少某些实施例中可能是出众的。
作为一个示例，片上存储单元100可以是1T-1C DRAM单元，且栅电极140构成DRAM单元的存取晶体管，而栅电极150构成DRAM单元的电容器。作为另一个示例，栅电极140可形成三栅存取晶体管145的一部分，且栅电极150可形成三栅存储电容器155(可以是反向模式三栅电容器或累积模式三栅电容器)的一部分。高k/金属栅层叠和三栅高肋片架构的组合实现形成极低漏电的存储电容器。作为一示例，在特定实施例中，如图2所示，反向模式三栅电容器具有单位面积上至少约23fF的反向电荷电容以及小于约1nA的栅漏电流。
更具体地，图2示出在典型的三栅器件上获取的实验反向电容数据(归一化至三栅外围区)。还示出从同一存储元件获取的面积归一化的栅漏电流。栅漏电流可以是非常重要的度量，因为在至少一个实施例中，它将决定或影响DRAM存储元件的保持时间。如上所述，图2示出单位面积上反向电荷电容的23fF电容，以及小于1纳(10-9)安(nA)的相应栅漏电流。这种漏电流在“持有”条件下将导致在23*0.1/1＝2.3微秒中电容电压100mV的降级。为了将刷新时间进一步提高到毫秒范围，需要在不使电容降级的情况下将栅漏电流降低至皮(10-12)安(pA)范围。这可通过使用具有高介电常数的电介质(诸如PZT(钙钛矿))来实现。
再次参考图1，栅电极140和150横跨半导体肋片120，该半导体肋片120在一个实施例中具有至少2∶1的纵横比。存储电容器155的栅电容(或存储电容)与其表面积成比例，且这种表面积随着半导体肋片120的表面积的增加而增加(根据需要)。利用2∶1或更大的纵横比，半导体肋片120具有相对较大的表面积，这增加了如上所述的存储电容。在一个实施例中，半导体肋片120在栅电极140处具有第一纵横比且在栅电极150处具有第二纵横比。在特定实施例中，第二纵横比大于第一纵横比。在另一个特定实施例中，第一纵横比在约2∶1和约5∶1之间，且第二纵横比至少为约4∶1。
图3是示出制造根据本发明实施例的片上存储单元的方法300的流程图。方法300的步骤310是提供具有形成于其上的电绝缘层的衬底。作为一个示例，该衬底可类似于衬底110，且电绝缘层可类似于电绝缘层115，衬底110和电绝缘层115均在图1中示出。
方法300的步骤320是在衬底上形成半导体肋片。作为示例，半导体肋片可类似于图1所示的半导体肋片120。通过选择二氧化硅或其它电绝缘层的湿法凹槽蚀刻深度来设置肋片高度。
方法300的步骤330是在半导体肋片的至少一部分上形成栅电介质层。在至少一个实施例中，步骤330在半导体肋片所有的三个曝露侧面上形成栅电介质的极保形的沉积。作为示例，栅电介质层可类似于图1所示的栅电介质层130。在一个实施例中，步骤330包括在半导体肋片的至少一部分上形成高k材料和金属层。作为示例，金属层可类似于以上结合图1讨论的金属层。
方法300的步骤340在栅电介质层上形成第一栅电极，使得它横跨半导体肋片。作为示例，第一栅电极可类似于图1所示的栅电极140。
方法300的步骤350是在半导体肋片中第一栅电极的第一侧处形成第一漏区。作为示例，第一漏区可类似于图1所示的漏区160。
方法300的步骤360是在栅电介质层上形成横跨半导体肋片的第二栅电极。作为示例，第二栅电极可类似于图1所示的栅电极150。在至少一个实施例中，步骤360与步骤340同时执行，使得第一和第二栅电极基本同时形成。
方法300的步骤370是在半导体肋片中第一栅电极和第二栅电极之间形成源区。作为示例，源区可类似于图1所示的源区180。
方法300的步骤380是在半导体肋片中第一栅电极的第一侧处形成第二漏区。作为示例，第二漏区可类似于图1所示的漏区170。
尽管已经参照特定实施例描述了本发明，但本领域的技术人员将理解可在不背离本发明的范围的情况下进行各种改变。因此，本发明的实施例的公开内容旨在说明本发明的范围而不是限制。本发明的范围应该仅限于所附权利要求书所要求的程度。例如，对于本领域的一个普通技术人员，显而易见的是可在各个实施例中实现本文讨论的片上存储单元和相关联的方法，且这些实施例的前述某些讨论不一定表示所有可能实施例的全部描述。
另外，参考特定实施例描述了益处、其它优点和问题解决方案。然而，益处、优点、问题解决方案以及可使得益处、优点或解决方案出现或变得更显著的任何一个或多个要素不应被理解为任意或全部权利要求的关键、必需或本质特征或要素。
此外，如果实施例和/或限制(1)在权利要求中没有明确要求；以及(2)在等价原则下是权利要求中明确的要素和/或限制的可能等价物，则本文公开的实施例和限制在专用的原则下并非专用于公众。
Claims (20)
1.一种片上存储单元，包括：
三栅存取晶体管；以及
三栅电容器。
2.如权利要求1所述的片上存储单元，其特征在于：
所述三栅电容器是反向模式三栅电容器和累积模式三栅电容器之一。
3.如权利要求2所述的片上存储单元，其特征在于：
所述反向模式三栅电容器具有单位面积上至少约23fF的反向电荷电容以及小于约1nA的栅漏电流。
4.如权利要求1所述的片上存储单元，其特征在于：
所述三栅存取晶体管和所述三栅电容器横跨纵横比至少为2∶1的硅肋片。
5.如权利要求4所述的片上存储单元，其特征在于：
所述硅肋片在所述三栅存取晶体管处具有第一纵横比且在所述三栅电容器处具有第二纵横比。
6.如权利要求5所述的片上存储单元，其特征在于：
所述第一纵横比介于约2∶1和约5∶1之间；以及
所述第二纵横比至少约为4∶1。
7.如权利要求4所述的片上存储单元，其特征在于：
所述三栅存取晶体管进一步包括所述硅肋片上的栅电介质层；以及
所述栅电介质层包括高k电介质材料。
8.一种片上存储单元，包括：
衬底；
所述衬底上的半导体肋片；
所述半导体肋片的至少一部分上的栅电介质层；
在所述栅电介质层上横跨所述半导体肋片的第一栅电极；
在所述半导体肋片中所述第一栅电极的第一侧处的第一漏区；
在所述栅电介质层上横跨所述半导体肋片的第二栅电极；
在所述半导体肋片中所述第二栅电极的第一侧处且在所述第一栅电极和所述第二栅电极之间的源区；以及
在所述半导体肋片中所述第二栅电极的第二侧处的第二漏区。
9.如权利要求8所述的片上存储单元，其特征在于：
所述片上存储单元是DRAM单元；
所述第一栅电极构成所述DRAM单元的存取晶体管；以及
所述第二栅电极构成所述DRAM单元的电容器。
10.如权利要求9所述的片上存储单元，其特征在于：
所述DRAM单元的所述存取晶体管包括三栅存取晶体管；以及
所述DRAM单元的所述电容器包括三栅存储电容器。
11.如权利要求10所述的片上存储单元，其特征在于：
所述三栅存储电容器是反向模式电容器。
12.如权利要求11所述的片上存储单元，其特征在于：
所述三栅存储电容器具有单位面积上至少约23fF的反向电荷电容以及小于约1nA的栅漏电流。
13.如权利要求8所述的片上存储单元，其特征在于：
所述栅电介质层包括高k电介质材料。
14.如权利要求8所述的片上存储单元，其特征在于：
所述半导体肋片包括硅；以及
所述半导体肋片具有至少2∶1的纵横比。
15.如权利要求14所述的片上存储单元，其特征在于：
所述衬底是体硅衬底；以及
所述半导体肋片在所述第一栅电极处具有第一高度且在所述第二栅电极处具有第二高度。
16.如权利要求15所述的片上存储单元，其特征在于：
所述第二高度大于所述第一高度。
17.如权利要求8所述的片上存储单元，其特征在于：
所述第一漏区电连接至所述片上存储单元的列位线；以及
所述第一栅电极电连接至所述片上存储单元的行字线。
18.一种制造片上存储单元的方法，所述方法包括：
提供其上形成有电绝缘层的衬底；
在所述衬底和所述电绝缘层上形成半导体肋片；
在所述半导体肋片的至少一部分上形成栅电介质层；
在所述栅电介质层上形成第一栅电极，使得它横跨所述半导体肋片；
在所述半导体肋片中所述第一栅电极的第一侧处形成第一漏区；
在所述栅电介质层上形成横跨所述半导体肋片的第二栅电极；
在所述半导体肋片中所述第一栅电极和所述第二栅电极之间形成源区；以及
在所述半导体肋片中所述第一栅电极的第一侧处形成第二漏区。
19.如权利要求18所述的方法，其特征在于：
形成所述栅电介质层包括在半导体肋片的至少一部分上形成高k材料和金属层。
20.如权利要求18所述的方法，其特征在于：
形成所述第一栅电极和形成所述第二栅电极包括形成第一金属栅电极和形成第二金属栅电极。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8006164B2 (en) | 2006-09-29 | 2011-08-23 | Intel Corporation | Memory cell supply voltage control based on error detection |
| US7558097B2 (en) * | 2006-12-28 | 2009-07-07 | Intel Corporation | Memory having bit line with resistor(s) between memory cells |
| US7800166B2 (en) * | 2008-05-30 | 2010-09-21 | Intel Corporation | Recessed channel array transistor (RCAT) structures and method of formation |
| US20100155801A1 (en) * | 2008-12-22 | 2010-06-24 | Doyle Brian S | Integrated circuit, 1T-1C embedded memory cell containing same, and method of manufacturing 1T-1C memory cell for embedded memory application |
| US7999298B2 (en) * | 2008-12-30 | 2011-08-16 | Intel Corporation | Embedded memory cell and method of manufacturing same |
| US8796759B2 (en) * | 2010-07-15 | 2014-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin-like field effect transistor (FinFET) device and method of manufacturing same |
| US8703553B2 (en) | 2012-05-15 | 2014-04-22 | International Business Machines Corporation | MOS capacitors with a finFET process |
| US20140048867A1 (en) | 2012-08-20 | 2014-02-20 | Globalfoundries Singapore Pte. Ltd. | Multi-time programmable memory |
| US8815661B1 (en) | 2013-02-15 | 2014-08-26 | International Business Machines Corporation | MIM capacitor in FinFET structure |
| US9478536B2 (en) | 2014-12-09 | 2016-10-25 | Samsung Electronics Co., Ltd. | Semiconductor device including fin capacitors |
| US9245884B1 (en) | 2014-12-12 | 2016-01-26 | International Business Machines Corporation | Structure for metal oxide semiconductor capacitor |
| US9601495B2 (en) * | 2015-07-30 | 2017-03-21 | Globalfoundries Inc. | Three-dimensional semiconductor device with co-fabricated adjacent capacitor |
| CN108735757B (zh) * | 2017-04-25 | 2021-04-13 | 联华电子股份有限公司 | 制作嵌入式非挥发存储器的方法 |
| JP6887307B2 (ja) * | 2017-05-19 | 2021-06-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03173175A (ja) * | 1989-12-01 | 1991-07-26 | Hitachi Ltd | 半導体装置 |
| JPH06302781A (ja) * | 1993-04-16 | 1994-10-28 | Kawasaki Steel Corp | 半導体装置 |
| JP2002118255A (ja) * | 2000-07-31 | 2002-04-19 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR100458288B1 (ko) * | 2002-01-30 | 2004-11-26 | 한국과학기술원 | 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법 |
| US6664582B2 (en) * | 2002-04-12 | 2003-12-16 | International Business Machines Corporation | Fin memory cell and method of fabrication |
| US6995412B2 (en) * | 2002-04-12 | 2006-02-07 | International Business Machines Corporation | Integrated circuit with capacitors having a fin structure |
| US6821834B2 (en) * | 2002-12-04 | 2004-11-23 | Yoshiyuki Ando | Ion implantation methods and transistor cell layout for fin type transistors |
| US7214991B2 (en) * | 2002-12-06 | 2007-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMOS inverters configured using multiple-gate transistors |
| JP2004214413A (ja) * | 2002-12-27 | 2004-07-29 | Toshiba Corp | 半導体装置 |
| DE102004020593A1 (de) * | 2004-04-27 | 2005-11-24 | Infineon Technologies Ag | Fin-Feldeffekttransistor-Anordnung und Verfahren zum Herstellen einer Fin-Feldeffektransistor-Anordnung |
| US7830703B2 (en) * | 2004-06-04 | 2010-11-09 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| US7091551B1 (en) * | 2005-04-13 | 2006-08-15 | International Business Machines Corporation | Four-bit FinFET NVRAM memory device |
-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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