CN101587863A - 用于基于sonos的快闪存储的多晶硅栅极蚀刻方法和器件 - Google Patents

用于基于sonos的快闪存储的多晶硅栅极蚀刻方法和器件 Download PDF

Info

Publication number
CN101587863A
CN101587863A CNA2008100380575A CN200810038057A CN101587863A CN 101587863 A CN101587863 A CN 101587863A CN A2008100380575 A CNA2008100380575 A CN A2008100380575A CN 200810038057 A CN200810038057 A CN 200810038057A CN 101587863 A CN101587863 A CN 101587863A
Authority
CN
China
Prior art keywords
layer
ono layer
neighboring area
grid
unit area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008100380575A
Other languages
English (en)
Other versions
CN101587863B (zh
Inventor
陈军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN2008100380575A priority Critical patent/CN101587863B/zh
Priority to US12/259,053 priority patent/US8030165B2/en
Publication of CN101587863A publication Critical patent/CN101587863A/zh
Application granted granted Critical
Publication of CN101587863B publication Critical patent/CN101587863B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种形成快闪存储器件的方法。该方法包括提供半导体衬底，所述衬底包含硅材料并且具有周边区域和单元区域。该方法还包括在所述单元区域和所述周边区域之间形成隔离结构。此外，该方法包括形成覆盖所述单元区域和周边区域的ONO层。而且，该方法包括除去覆盖所述周边区域的ONO层以暴露在周边区域中的硅材料。该方法还包括形成覆盖所述周边区域的栅极介电层，同时保护在单元区域中的ONO层。此外，该方法包括形成覆盖所述单元区域和周边区域的多晶硅层。

Description

用于基于SONOS的快闪存储的多晶硅栅极蚀刻方法和器件
技术领域
本发明涉及集成电路及其用于制造半导体器件的方法。更具体地，本发明提供具有简化工艺流程的半导体器件的形成方法。仅仅作为示例，本发明应用于形成基于SONOS的非易失性存储器或快闪存储器的技术，但是应认识到本发明具有非常更宽的应用范围。
背景技术
集成电路已经从在单个硅芯片上制造的少数互连器件发展到上百万个器件。常规集成电路提供了远远超过初始想象的性能和复杂性。为了获得复杂性和电路密度(即，在给定芯片面积上能够封装的器件的数目)的改善，最小器件特征的尺寸，也称为器件的“几何结构”，随着每代集成电路变得越来越小。
增加电路密度不仅提高了IC的复杂性和性能，而且还为消费者提供更低成本的部件。IC制造设备可耗费几亿或甚至几十亿美元。每个制造设备会具有一定的晶片生产能力，并且在每个晶片上可具有一定数目的IC。因此，通过使得IC的单个器件更小，可以在每个晶片上制造更多的器件，因此提高了制造设备的生产能力。因为在IC制造中的每个工艺都具有限制，所以使得器件更小是非常具有挑战性的。也就是说，给定的工艺通常只能处理小至一定程度的特征尺寸，并且然后需要改变工艺或者器件布局。这样限制的一个例子是除去层和形成结构而不损坏有源器件的能力。
仅仅作为例子，通常使用蚀刻工艺除去或部分除去层以在由其形成结构。通常通过蚀刻工具例如干蚀刻机或湿蚀刻机进行蚀刻。湿蚀刻机通常包括具有蚀刻剂化学品以将一种材料从另一种材料中选择性地除去的容器。干蚀刻机通常包括等离子体源和处理室。干蚀刻机通常使用气体诸如含氟物质和含氯物质以除去半导体材料诸如硅或金属，比如铝。例如，干蚀刻机或湿蚀刻机可用于形成基于SONOS的非易失性存储器或快闪存储器。常规多晶硅栅极蚀刻工艺由用于蚀刻多晶硅和ONO层的两步蚀刻工艺组成。第一步骤将多晶硅蚀刻掉并在单元和周边区域内的ONO层的顶部氧化物层上停止。第二蚀刻步骤将ONO层的顶部氧化物和氮化硅蚀刻掉并且在剩余的氧化物上停止。该两步多晶硅栅极蚀刻工艺用于确保周边器件和单元器件可获得最好的栅极蚀刻外形而不劣化器件性能。然而，可使用简化的多晶硅栅极蚀刻工艺，因此简化了工艺流程并提供改善的工艺效率。
由上可知，希望用于加工半导体器件的改善的技术。
发明内容
本发明涉及集成电路及其用于制造半导体器件的方法。更具体地，本发明提供具有简化工艺流程的半导体器件的形成方法。仅仅作为示例，本发明应用于形成基于SONOS的非易失性存储器或快闪存储器的技术，但是应认识到本发明具有非常更宽的应用范围。
在本发明的一个具体实施方案中，提供了一种形成快闪存储器件的方法。该方法包括提供半导体衬底，该衬底包含硅材料并且具有周边区域和单元区域。该方法还包括在单元区域和周边区域之间形成隔离结构。此外，该方法包括形成覆盖单元区域和周边区域的ONO层。而且，该方法包括除去覆盖周边区域的ONO层以暴露在周边区域中的硅材料。该方法还包括形成覆盖周边区域的栅极介电层，同时保护在单元区域中的ONO层。此外，该方法包括形成覆盖单元区域和周边区域的多晶硅层。该方法还包括图案化多晶硅层以在单元区域中形成第一栅极结构，在所述ONO层的至少顶部氧化物层上停止，和在周边区域中形成第二栅极结构，在周边层中的栅极氧化物上停止。此外，该方法包括在多晶硅层的图案化期间，使用ONO层的至少顶层氧化物层来保持与第一栅极结构相关联的MOS晶体管的晶体管特性。该方法还包括在第一栅极结构上形成第一间隔物结构，在第二栅极结构上形成第二间隔物结构，同时除去ONO层的任何暴露的部分以暴露在单元区域中的硅材料。而且，该方法还包括形成硅化物材料，该硅化物材料覆盖与第一栅极结构相关联的第一源极和第一漏极、和与第二栅极结构相关联的第二源极和第二漏极。
通过本发明实现相对于常规技术的很多益处。例如，本技术易于使用依赖于常规技术的工艺。在某些实施方案中，提供了用于形成快闪存储器件的简化工艺流程。可使用单步多晶硅栅极蚀刻工艺，该工艺蚀刻周边区域和栅极区域，而不损害器件性能。此外，本方法提供与常规工艺技术相容的工艺而无需对常规设备和工艺做出实质性改变。根据所述实施方案，可实现一个或更多个这些益处。在本说明书特别是在下文中将更完整地描述这些和其它的益处。
参考下面的详述和附图，可以更全面地理解本发明的各种其它的目的、特征和优势。
附图说明
图1为基于SONOS的快闪存储器件的单元区域的常规截面图。
图2为基于SONOS的快闪存储器件的周边区域的常规截面图。
图3-9为根据本发明一个实施方案的基于SONOS的快闪存储器件的单元区域的简化示例性截面图。
图10-16为根据本发明一个实施方案的基于SONOS的快闪存储器件的周边区域的简化示例性截面图。
图17为显示在形成根据本发明一个实施方案的基于SONOS的快闪存储器件时使用的工艺的简化工艺流程图。
具体实施方式
本发明涉及集成电路及其用于制造半导体器件的方法。更具体地，本发明提供具有简化工艺流程的半导体器件的形成方法。仅仅作为示例，本发明应用于形成基于SONOS的非易失性存储器或快闪存储器技术，但是应认识到本发明具有非常更宽的应用范围。
图1为基于SONOS的快闪存储器件的单元区域的常规截面图。单元器件2形成于可由硅材料制成的半导体衬底4上。氧化物-氮化物-氧化物(ONO)层6覆盖一部分半导体衬底。该ONO层6包括上部氧化物层8、中间氮化物层10和下部氧化物层12。非导电氧化物层8和12起电荷陷获介质的作用。通常由多晶硅制成的栅极18覆盖上部氧化物层8。通过在中间氮化物层10内储存热电子可以进行单元器件2的编程。在控制栅极和顶部氧化物层8的侧壁上形成间隔物16，并且该间隔物16可由氧化硅或ONO层形成。自对准硅化物(salicide)区域14覆盖多晶硅栅极19以形成用于单元器件2的多晶硅上硅化物(polycide)控制栅极。此外，自对准硅化物区域22提供对以下的源极和漏极区域18的接触。轻度掺杂的漏极和源极(LDD)区域20邻近于源极/漏极区域18并且存在于一部分ONO层6之下。与在源极和漏极区域10内可见的更高浓度相比，该LDD区域20可包含较低浓度的杂质区域。
图2为可结合图1观察的基于SONOS的快闪存储器件的周边区域的常规截面图。例如，图2是周边器件的截面图，其可采用与用于形成图1所示的截面图相同的半导体工艺形成。一个或更多个另外的单元器件(未显示)和浅沟槽隔离区域(未显示)可将单元器件2与周边器件22分离。
类似于图1，在可由硅材料制得的半导体衬底4上形成周边器件22。多晶硅栅极38覆盖栅极氧化物层28。自对准硅化物区域34覆盖多晶硅栅极38以形成周边器件22的多晶硅上硅化物控制栅极。邻近多晶硅栅极38、栅极氧化物层28和自对准硅化物区域34形成间隔物区域36，以提供改善的电隔离。在半导体衬底24的表面上邻近栅极区域形成另外的自对准硅化物区域42，以接触源极和漏极区域38，其邻近于LDD区域40。
在常规工艺流程中，使用两步蚀刻工艺以在单元器件2和周边器件22上形成多晶硅区域18、38。首先沉积多晶硅层覆盖在单元区域中的ONO层和覆盖在周边区域中的氧化物层28。使用光刻和掩模工艺，在合适区域中沉积和图案化光刻胶以制备用于蚀刻的衬底。第一蚀刻工艺蚀刻掉部分多晶硅层并停止于单元器件2和周边器件22的氧化物层。对于单元器件氧化物层是ONO器件的顶层，对于周边器件氧化物层是栅极氧化物层。第二蚀刻工艺除去在单元器件2中的顶部氧化物8和氮化硅层10并在底部氧化物停止蚀刻，以防止蚀刻掉硅衬底。结果，图案化多晶硅层以在单元器件2和周边器件22上形成多晶硅区域18、38。该两步蚀刻工艺用于确保周边器件22和单元器件获得最好的多晶硅栅极蚀刻外形而不劣化器件性能。由于非易失性单元和周边器件经常需要在最优水平下工作，所以这对于具有嵌入式非易失性存储器解决方案的逻辑技术特别重要。
优化在基于SONOS快闪存储器中使用的现存工艺的一个潜在方法是将目前使用的两步蚀刻工艺简化为一步多晶硅栅极蚀刻工艺。例如，一步蚀刻工艺可用于形成单元和周边器件，所述器件仍能够编程、擦除和读出储存于夹在两个氧化物层之间的绝缘SiN储存介质中的电子。还可简化形成器件所需的工艺流程，特别是对于逻辑可相容的嵌入式工艺。也可实现另外的成本和时间的节约，使得以更成本有效和高效的方式制备半导体器件。也保持多晶硅栅极的外形以确保单元和周边器件二者都可在优化的工艺条件下发挥作用。
图3-9为根据本发明一个实施方案的基于SONOS的快闪存储器件的单元区域的简化示例性截面图，图10-16为根据本发明一个实施方案的基于SONOS的快闪存储器件的周边区域的简化示例性截面图。这些示意图仅仅是示例的，其不应该不适当地限制权利要求的范围。本领域技术人员会认识到很多改变、替代和变化。例如，图3-9可与图10-16结合显示在相同半导体衬底上的单元区域和周边区域的截面图。
图17为显示在形成根据本发明一个实施方案的基于SONOS的快闪存储器件时所用工艺的简化工艺流程图。例如，工艺流程200包括以下工艺：用于提供具有周边区域和单元区域的半导体衬底的工艺202、用于进行有源区域注入和形成STI区域的工艺204、用于沉积覆盖衬底的ONO层的工艺206、用于除去周边区域上的ONO层的工艺208、用于在周边区域上形成栅极氧化物的工艺210、用于沉积多晶硅层的工艺212、用于进行在氧化物层停止的一步多晶硅栅极蚀刻工艺的工艺214、用于形成轻度掺杂的源极/漏极区域和间隔物的工艺216、和用于进行自对准硅化工艺的工艺218。该图仅仅为示例，其不应该不适当地限制权利要求的范围。本领域技术人员会认识到很多改变、替代和变化。根据应用，可组合或者甚至分离某些步骤。根据实施方案，也可以以其它的顺序或次序进行某些步骤。根据实施方案，可添加其它的步骤或者省略步骤。在整个本说明书中更特别是在下文中，记载这些和其它的细节。例如，图17可以与图3-16结合地观察。
在工艺202中，提供具有周边区域150和单元区域100的半导体衬底108。例如，单元区域100可以是在半导体衬底108上形成的多个单元区域中的一个。多个单元区域可将在图3-9中所示的单元区域100与在图10-16中所示的周边区域150隔离。在工艺204中，进行有源区域注入以形成源极区域102、152和漏极区域104、154，在单元区域100和周边区域150之间形成隔离结构诸如STI区域(未显示)。如果在半导体衬底108上存在多个单元区域，那么在图3所示的单元区域100和在图10所示的周边区域150之间也可形成多个STI区域。在工艺206中，在衬底108上在单元区域100和周边区域150上沉积ONO层106。该ONO层106可包括位于半导体衬底108上的底部氧化物层、位于底部氧化物层上的氮化物层、和位于氮化物层上的顶部氧化物层。在一个具体的实施方案中，底部氧化物的厚度为
Figure A20081003805700091
氮化物层的厚度为
Figure A20081003805700092
顶部氧化物的厚度为
Figure A20081003805700093
使用ONO层106可为随后的图案化工艺提供增加的工艺裕度。当然可以有其它的改变、改进和替代。在单元区域的图3和周边区域的图10中可观察到这些工艺的结果。
在工艺208中除去周边区域150中的ONO层106。例如，可进行控制的蚀刻或者系列蚀刻工艺，以除去在周边区域150中的ONO层106，而不损害半导体衬底108。或者，也可使用湿剥离工艺，其中含硫酸物质用作剥离剂。由于除去周边区域150中的ONO层106，所以暴露半导体衬底108。然后在工艺210中，在周边区域中生长栅极氧化物156，所述栅极氧化物156覆盖半导体衬底108。例如，栅极氧化物的厚度可小于约
Figure A20081003805700094
在单元区域中不生长栅极氧化物。当然可以有其它的改变、改进和替代。这些工艺的结果可见图4和图11。
在工艺212中，在单元区域100和周边区域150中沉积多晶硅层110。该多晶硅层110覆盖在单元区域100中的ONO层106和在周边区域150中的栅极氧化物层。工艺212的结果可见图5和图12。在工艺214中，进行蚀刻单元区域100和周边区域150二者中的多晶硅层110的一步多晶硅栅极蚀刻工艺。蚀刻在单元区域100中的ONO层106的顶部氧化物层处和在周边区域150上的栅极氧化物层156处停止。结果，形成多晶硅栅极112和162。例如，在图案化工艺期间，通过使用ONO层的至少顶层氧化物层可保持与在单元区域中形成的栅极结构相关联的MOS晶体管的晶体管特性。类似地，图案化工艺也可保持第二栅极结构的晶体管特性。当然可以有其它的改变、改进和替代。这些工艺的结果可见图6和图13。
在工艺216中，除了间隔物120、170外，还形成轻度掺杂的漏极(LDD)区域122、124、172、174。例如，可沉积覆盖单元区域100和周边区域150的间隔物层140。例如，间隔物层140可包含ONO结构。间隔物层140覆盖单元区域100中的多晶硅栅极112和ONO层106并覆盖周边区域150中的多晶硅栅极162和ONO层106。该工艺的结果可如图7和图14所示。然后图案化LDD区域以在单元区域100中形成第一组间隔物结构120和在周边区域150中形成第二组间隔物结构170。例如，可采用各向同性蚀刻工艺将间隔物层140图案化为第一组间隔物结构120和第二组间隔物结构170。此外，也可采用图案化间隔物层122的工艺来图案化单元区域100中的ONO层106。例如，可除去邻近栅极结构的ONO层106的部分。相应地，也可使用间隔物蚀刻工艺来图案化周边区域150中的栅极氧化物层156。例如，可使用间隔物蚀刻工艺除去邻近栅极结构的ONO层106的部分和周边区域150中的栅极氧化物层156的部分。在一个实施例中，没有除去单元区域100中的栅极结构中的ONO层106的部分。在另一个实施例中，可保持周边区域中衬底108表面上的至少部分栅极氧化物以保护衬底108免于损伤。ONO层106还包括顶部氧化物层114、氮化物层116和底部氧化物层118，并且图案化栅极氧化物层156以形成栅极氧化物区域164。当然可以有其它的改变、改进和替代。
形成间隔物区域120和170之后，可使用栅极结构作为掩模形成LDD区域122、124、172、174。在本发明的一个替代性实施方案中，可省略工艺204中的有源区域注入，并且可在工艺216中形成LDD区域和有源区域。也可使用另外的扩散工艺，以得到LDD区域122、124、172和174以及源极/漏极区域102、104、152、154的期望浓度分布。当然可以有其它的改变、改进和替代。这些工艺的结果可见图8和图15。
在工艺218中，进行自对准硅化工艺以在单元区域100中形成自对准硅化物区域130、132和在周边区域150中形成自对准硅化物区域180和182。形成自对准硅化物区域130覆盖多晶硅栅极112，以形成单元器件100的多晶硅上硅化物控制栅极。另外的自对准硅化物区域132提供与下面的源极和漏极区域102和104的接触。类似地，可使用自对准硅化物区域180来形成周边器件150的多晶硅上硅化物控制栅极，自对准硅化物区域182提供对下面的源极区域152和漏极区域154的接触。例如，通过在单元器件上沉积选自Co(钴)、Ti(钛)、Ni(镍)等过渡金属层，图案化所述过渡金属层，并退火自对准的硅化物层，可形成自对准硅化物区域。当然可以有其它的改变、改进和替代。这些工艺的结果可见图9和图16。
在单元区域中的栅极结构的特征可在于0.8微米或更小的设计规则。此外，使用本发明的实施方案形成的快闪存储器件可位于嵌入式器件中。
也应理解本文所述的实施方案和实施例仅用于举例说明性目的，并且本领域技术人员基于此可做出各种改变或变化，这些改变或变化都包含在本申请的精神和范围以及所附权利要求的范围内。

Claims (13)

1.一种形成快闪存储器件的方法，所述方法包括：
提供半导体衬底，所述半导体衬底包含硅材料并具有周边区域和单元区域；
在所述单元区域和所述周边区域之间形成隔离结构；
形成覆盖所述单元区域和所述周边区域的ONO层；
除去覆盖所述周边区域的所述ONO层以暴露在所述周边区域中的硅材料；
形成覆盖所述周边区域的栅极介电层，同时保护在所述单元区域中的所述ONO层；
形成覆盖所述单元区域和所述周边区域的多晶硅层；
图案化所述多晶硅层，以在所述单元区域中形成第一栅极结构，所述图案化在所述ONO层的至少顶部氧化物层上停止，和以在所述周边区域中形成第二栅极结构，所述图案化在所述周边层中的所述栅极氧化物上停止；
在所述多晶硅层的图案化期间，使用所述ONO层的至少所述顶部氧化物层来保持与所述第一栅极结构相关联的MOS晶体管的晶体管特性；
在所述第一栅极结构上形成第一间隔物结构，在所述第二栅极结构上形成第二间隔物结构，同时除去所述ONO层的任何暴露部分以暴露在所述单元区域中的所述硅材料；和
形成硅化物材料，该硅化物材料覆盖与所述第一栅极结构相关联的第一源极和第一漏极、和与所述第二栅极结构相关联的第二源极和第二漏极。
2.根据权利要求1所述的方法，其中所述栅极介电层的厚度小于约70埃。
3.根据权利要求1所述的方法，其中所述ONO层的厚度为100埃/60埃/40埃。
4.根据权利要求1所述的方法，其中所述第一栅极结构的特征在于0.8微米和更小的设计规则。
5.根据权利要求1所述的方法，其中所述快闪存储器件是嵌入式器件。
6.根据权利要求1所述的方法，其中使用湿剥离工艺除去所述ONO层，所述湿剥离工艺采用含有硫酸的物质。
7.根据权利要求1所述的方法，其中所述第一间隔物结构和所述第二间隔物结构包括ONO层结构。
8.根据权利要求1所述的方法，其中所述第一栅极结构与SONOS(硅-氧化物-氮化物-氧化物-硅)快闪存储器件相关联。
9.根据权利要求1所述的方法，其中所述第一栅极结构为控制栅极。
10.根据权利要求1所述的方法，其中所述ONO层包含中间氮化物层，所述中间氮化物层能够利用多个电子储存状态条件。
11.根据权利要求1所述的方法，其中所述图案化保持所述第二栅极结构的晶体管特性。
12.根据权利要求1所述的方法，其中所述ONO层为所述图案化提供增加的工艺裕度。
13.根据权利要求1所述的方法，其中所述隔离结构为STI结构。
CN2008100380575A 2008-05-23 2008-05-23 用于基于sonos的快闪存储的多晶硅栅极蚀刻方法和器件 Active CN101587863B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN2008100380575A CN101587863B (zh) 2008-05-23 2008-05-23 用于基于sonos的快闪存储的多晶硅栅极蚀刻方法和器件
US12/259,053 US8030165B2 (en) 2008-05-23 2008-10-27 Poly gate etch method and device for sonos-based flash memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2008100380575A CN101587863B (zh) 2008-05-23 2008-05-23 用于基于sonos的快闪存储的多晶硅栅极蚀刻方法和器件

Publications (2)

Publication Number Publication Date
CN101587863A true CN101587863A (zh) 2009-11-25
CN101587863B CN101587863B (zh) 2011-03-23

Family

ID=41342432

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008100380575A Active CN101587863B (zh) 2008-05-23 2008-05-23 用于基于sonos的快闪存储的多晶硅栅极蚀刻方法和器件

Country Status (2)

Country Link
US (1) US8030165B2 (zh)
CN (1) CN101587863B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097436B (zh) * 2009-12-15 2012-06-20 上海华虹Nec电子有限公司 Sonos的存储单元及其操作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8772057B1 (en) 2011-05-13 2014-07-08 Cypress Semiconductor Corporation Inline method to monitor ONO stack quality
US10665726B2 (en) * 2016-11-28 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and operation method thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6207502B1 (en) * 1999-10-25 2001-03-27 Advanced Micro Devices, Inc. Method of using source/drain nitride for periphery field oxide and bit-line oxide
DE10110150A1 (de) * 2001-03-02 2002-09-19 Infineon Technologies Ag Verfahren zum Herstellen von metallischen Bitleitungen für Speicherzellenarrays, Verfahren zum Herstellen von Speicherzellenarrays und Speicherzellenarray
CN1157793C (zh) * 2001-03-06 2004-07-14 力旺电子股份有限公司 嵌入式快闪存储器及其操作方法
US6566196B1 (en) * 2002-05-15 2003-05-20 Mosel Vitelic, Inc. Sidewall protection in fabrication of integrated circuits
JP3967193B2 (ja) * 2002-05-21 2007-08-29 スパンション エルエルシー 不揮発性半導体記憶装置及びその製造方法
US6787416B2 (en) * 2002-09-24 2004-09-07 Macronix International Co., Ltd. Non volatile embedded memory with poly protection layer
US7307012B2 (en) * 2003-06-30 2007-12-11 Sandisk 3D Llc Post vertical interconnects formed with silicide etch stop and method of making
JP4276510B2 (ja) * 2003-10-02 2009-06-10 株式会社東芝 半導体記憶装置とその製造方法
CN100361292C (zh) * 2004-12-30 2008-01-09 旺宏电子股份有限公司 快闪存储单元制造方法
TWI282150B (en) * 2005-08-09 2007-06-01 Powerchip Semiconductor Corp Method of fabricating a non-volatile memory
KR100760633B1 (ko) * 2006-04-26 2007-09-20 삼성전자주식회사 전하트랩형 비휘발성 메모리 장치 및 그 형성 방법
KR100790255B1 (ko) * 2006-12-27 2008-01-02 동부일렉트로닉스 주식회사 플래시 메모리 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097436B (zh) * 2009-12-15 2012-06-20 上海华虹Nec电子有限公司 Sonos的存储单元及其操作方法

Also Published As

Publication number Publication date
US20090291550A1 (en) 2009-11-26
CN101587863B (zh) 2011-03-23
US8030165B2 (en) 2011-10-04

Similar Documents

Publication Publication Date Title
CN100435286C (zh) 形成纳米簇电荷存储器件的方法
TWI396238B (zh) 形成奈米叢集電荷儲存裝置之方法
US20150348986A1 (en) Non-volatile memory and method of forming the same
US10535574B2 (en) Cell-like floating-gate test structure
KR20120067634A (ko) 반도체 소자 제조 방법
US10269823B2 (en) Flash memory semiconductor device
US10505015B2 (en) Memory device and method of fabricating thereof
CN108010915B (zh) 浮栅型闪存sab制作方法以及浮栅型闪存结构
US6537880B1 (en) Method of fabricating a high density NAND stacked gate flash memory device having narrow pitch isolation and large capacitance between control and floating gates
US20090026525A1 (en) Memory and method for fabricating the same
US8575683B1 (en) Semiconductor device and method of fabricating the same
US8357577B2 (en) Manufacturing method of semiconductor device having vertical type transistor
CN101587863B (zh) 用于基于sonos的快闪存储的多晶硅栅极蚀刻方法和器件
US9337208B2 (en) Semiconductor memory array with air gaps between adjacent gate structures and method of manufacturing the same
US6953973B2 (en) Self-aligned trench isolation method and semiconductor device fabricated using the same
US9023726B1 (en) Method of fabricating semiconductor device
CN103633026A (zh) 一种半导体器件结构及其制作方法
US8669606B2 (en) Semiconductor device and method for manufacturing thereof
US20090020801A1 (en) Two-bit flash memory cell structure and method of making the same
CN100559568C (zh) 非易失性存储器件的制造方法
TWI539559B (zh) 記憶元件及其製造方法
US8722488B2 (en) Method of fabricating semiconductor device
US11264292B2 (en) Cell-like floating-gate test structure
US10504913B2 (en) Method for manufacturing embedded non-volatile memory
US8236649B2 (en) Semiconductor memory device with spacer shape floating gate and manufacturing method of the semiconductor memory device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant