CN101587699A - 失调消除电路及显示装置 - Google Patents

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Abstract

本发明涉及失调消除电路及显示装置。在本发明的失调消除电路中，在第一有源负载的第一晶体管的栅极连接第一电容。在第一有源负载的第二晶体管的栅极连接第二电容。由开关对第一晶体管及第二晶体管与第一电容及第二电容之间的连接状态设置第一期间和第二期间。第一晶体管及第二晶体管与第一电容及第二电容之间的连接状态被设置为：在第一期间，使得第一晶体管的栅极电压被提供给第一电容，第二晶体管的栅极电压被提供给第二电容；在第二期间，使得第一电容及第二电容能够保持电荷且该第二期间成为运算放大器的输出期间。

Description

失调消除电路及显示装置
技术领域
本发明涉及差分放大器及失调消除电路，涉及一种使高精度电压以高速且低阻抗的驱动能力得以发挥的技术。本发明中，优选的适用对象有搭载了液晶显示驱动器、有机EL驱动器等的液晶或有机EL显示装置等。
背景技术
运算放大器多数被用于模拟信号的放大或差值信号的放大，在LSI中也是被大量组入的基本电路。运算放大器的输出信号中包含由构成该运算放大器的晶体管的特性偏差引起的误差。由于该误差，在运算放大器中，即使输入信号是0V，输出信号也不是0V。将这种输出信号相对于输入信号的误差称为失调电压。
以往，为了在运算放大器中降低上述失调电压，在差分放大器和有源负载的最优化电路设计、布图设计方面进行了努力(例如可参考非专利文献：DAVID A.JOHS，KEN MARTIN著，“ANALOG INTEGRATED CIRCUITDESIGN”P.105～P.118，P.229～P.231，JOHN WILLY&SONS，INC，1997)。
但是，没有用来消除失调电压的失调消除功能，而是通过集合这些设计技术来降低失调电压是有局限性的。
这里，对运算放大器失调电压的产生原因进行说明。首先，失调电压有系统失调电压和随机失调电压。前者系统失调电压由电路、布图自身的制作方法引起，因此可以通过前述的设计手段来抑制。
但是，后者随机失调电压由半导体制造工艺引起，以某种概率出现的晶体管特性偏差是主要原因，所以很难通过运算放大器自身的电路设计、布图设计来降低。因此，在运算放大器、缓冲电路中设置失调消除功能以同时解决随机失调电压问题就成为有效的手段。
这种具有失调消除功能的失调消除电路，例如有日本公开专利文献(特开2004-350256号)中示例的第一失调消除电路，以及日本公开专利文献(特开2005-117547A号)中示例的第二失调消除电路。
第一失调消除电路如图13所示，包括运算放大器、电容器和开关，用于通过在电容器中预先存储与失调电压相当的电压，并将该电压与运算放大器的输入电压进行运算，来降低失调电压。
第二失调消除电路如图14所示，包括第一差分放大器、第二差分放大器、电容器和开关。根据这种结构，在向第一差分放大器的两个输入提供相等电压并使第二差分放大器的两个输入中的每一个都连接电容器的状态下，通过电压跟随器预先使第一差分放大器进行工作，接着，在上述状态下使第二差分放大器的两个输入的输入供给状态为输入电压供给状态和打开状态(存储于电容器的电压被输入的状态)后，将第二差分放大器切换至电压跟随器。
第一失调消除电路、第二失调消除电路具有如下所示的问题。第一失调消除电路中，在开闭开关时，存储于电容器的电荷通过寄生电容产生变化，因此其电荷变化呈现为运算放大器的失调。为了减小电荷变化的影响，要增大电容器的容量，表面上是减小寄生电容即可。但是，如果增大电容器，则芯片尺寸增大，而且需要延长失调存储期间。存储失调电压的期间受限于开关的接通电阻值与电容器的值之积，因此如果为解决失调问题而增大电容器容量，则处理速度会下降。
第二失调消除电路中，即使在失调消除期间中第一差分放大器也进行工作，因此即使在该期间中也能够从运算放大器(具体为第一差分放大器)输出电压。但是，此时运算放大器的输出中附加有失调电压。第二差分放大器开始工作后，能够输出失调电压被降低的输出电压，因此能够高速输出高精度的电压。但是，为了降低失调电压而设置的第一差分放大器具有以下三个缺点。
第一个缺点是，为了用两个差分放大器来构成本来能够由一个差分放大器构成的运算放大器，单是该部分的面积和电流就需要两倍。第二个缺点是，面积的增大导致装置的成本增加。
在液晶驱动器、有机EL驱动器中采用第二失调消除电路的结构时，要以扫描线的数量包含该结构，而且需要400个至1000个左右的运算放大器。因此，每一个运算放大器的面积、电流消耗的增加所带来的影响，从整体上来说就呈现为400倍以上的影响。这种影响对液晶电视、有机EL电视等显示装置来说是绝对无法忽视的。
第三个缺点是，即使构成第二差分放大器的晶体管没有制造上的特性偏差，如果构成第一差分放大器的晶体管产生特性偏差，也会毫无用处地附加失调电压，该失调电压在没有设置第二失调消除电路的状态下原本是不存在的。
如此，第二失调消除电路虽然实现了高速化和高精度化，但无法实现功耗、设置面积、制造成本等的削减。
发明内容
有鉴于此，本发明的主要目的在于提供一种失调消除电路，即使在运算放大器包括失调消除功能时，也能将输入电压高速、高精度且以低阻抗输出，而且不会导致电流消耗的增加和芯片面积的增加。
(1)本发明的失调消除电路，
设置于运算放大器，所述运算放大器中，第一有源负载被连接于第一差分对，所述第一差分对包括第一反相输入部和第一同相输入部，所述第一有源负载包括第一晶体管及第二晶体管，所述第一晶体管及第二晶体管分别具有栅极，所述失调消除电路包括：
输入部，将输入电压输入到所述第一同相输入部；
第一电容，与所述第一晶体管的所述栅极连接；
第二电容，与所述第二晶体管的所述栅极连接；以及
开关，对所述第一晶体管及第二晶体管与所述第一电容及第二电容之间的连接状态，设置第一期间和第二期间，
在所述第一期间，
所述第一晶体管及第二晶体管与所述第一电容及第二电容之间的连接状态被设置为，
使得所述第一晶体管的栅极电压被提供给所述第一电容，所述第二晶体管的栅极电压被提供给所述第二电容；
在所述第二期间，
所述第一晶体管及第二晶体管与所述第一电容及第二电容之间的连接状态被设置为，
使得所述第一电容及第二电容能够保持电荷，
且使得该第二期间成为所述运算放大器的输出期间。
此外，关于该结构，可以参考后述实施方式中的图1。
在该结构中，能够提供失调消除电路而不会导致电流消耗的增加和芯片面积的增大。
(2)另外，本发明的失调消除电路，在结构如上述(1)的失调消除电路中，进一步包括：
第一输出部，输出所述运算放大器的输出；
第二差分对，包括第二反相输入部和第二同相输入部，所述输入电压被提供给该第二同相输入部；以及
第二有源负载，与所述第二差分对连接，
在所述第一期间，
所述第一晶体管及第二晶体管、所述第一电容及第二电容、所述第二差分对以及所述第二有源负载之间的连接状态被设置为，
使得所述第二反相输入部与所述第一输出部连接，从而所述第二差分对与所述第二有源负载进行工作，所述运算放大器能够输出，
在所述第二期间，
所述第一晶体管及第二晶体管、所述第一电容及第二电容、所述第二差分对以及所述第二有源负载之间的连接状态被设置为，
使得所述第一差分对与所述第一有源负载进行工作，所述运算放大器能够输出。
此外，关于该结构，可以参考后述实施方式中的图2。
在该结构中，由于在存储失调电压的期间也能输出电压，所以能够提供将输入电压高速、高精度且以低阻抗输出的失调消除电路。
(3)另外，本发明的失调消除电路，在结构如上述(1)的失调消除电路中，进一步包括：
第一输出部，输出所述运算放大器的输出；
第三晶体管，与所述第一晶体管组合构成第一共源共栅电路；
第四晶体管，与所述第二晶体管组合构成第二共源共栅电路，且具有漏极和源极；
相位补偿电容，设置于所述第四晶体管的所述源极与所述第一输出部之间；以及
第二输出部，与所述第四晶体管的所述漏极连接，并输出所述第一差分对的输出和所述第一有源负载的输出。
此外，关于该结构，可以参考后述实施方式中的图3。
在该结构中，能够更准确地进行失调电压的存储及供给，所以能够进一步高精度化。
(4)另外，本发明的失调消除电路，在结构如上述(1)的失调消除电路中，
所述运算放大器包括电压跟随器的结构，
该失调消除电路进一步包括：
第一输出部，输出所述运算放大器的输出；
高侧晶体管，即所述第一输出部的高电源侧的驱动晶体管；以及
低侧晶体管，即所述第一输出部的低电源侧的驱动晶体管，
在所述第一期间，
所述第一晶体管及第二晶体管、所述第一电容及第二电容、所述第一输出部、所述高侧晶体管以及所述低侧晶体管之间的连接状态被设置为，
使得所述第一反相输入部、所述第一同相输入部以及所述第一输出部相连接，所述输入电压被输入到所述输入部，
在所述第二期间，
所述第一晶体管及第二晶体管、所述第一电容及第二电容、所述第一输出部、所述高侧晶体管以及所述低侧晶体管之间的连接状态被设置为，
使得该第二期间成为所述运算放大器的输出期间。
此外，关于该结构，可以参考后述实施方式中的图4。
根据该结构，在存储失调电压的期间与输出电压的期间，相位补偿电容的电压变化减小，所以能够削减再充电时间，期待高速化。
(5)优选地，在上述(4)的失调消除电路中，对所述运算放大器施加使所述高侧晶体管在饱和区域工作的第一偏压，或使所述低侧晶体管在饱和区域工作的第二偏压。
(6)另外，本发明的失调消除电路，在上述(2)、(3)或(4)的失调消除电路中，
所述第二有源负载包括第五晶体管及第六晶体管，
且该失调消除电路进一步包括：
第七晶体管，与所述第五晶体管组合构成第三共源共栅电路；
第八晶体管，与所述第六晶体管组合构成第四共源共栅电路。
此外，关于该结构，可以参考后述实施方式中的图5。
(7)另外，本发明的失调消除电路，在上述(6)中，
所述第八晶体管具有源极，
所述相位补偿电容具有一对端子，
所述开关分别控制所述第四晶体管的所述源极与所述相位补偿电容的一个端子的连接、所述第八晶体管的所述源极与所述相位补偿电容的所述一个端子的连接、所述相位补偿电容的另一个端子与所述第一输出部的连接，从而缩短所述第一期间中所述相位补偿电容的充放电时间。
此外，关于该结构，可以参考后述实施方式中的图6。
在该结构中，形成了与镜相位补偿相比高速性优异的共源共栅镜补偿结构，能够实现电压输出工作的进一步高速化。
(8)优选地，在上述(6)的失调消除电路中，
所述第三晶体管、所述第四晶体管、所述第七晶体管以及所述第八晶体管的晶体管能力或晶体管尺寸或栅极电压相等。
根据该结构，相位补偿电容的电压变化小，所以能够实现进一步的高速工作。
(9)优选地，在上述(6)或(7)的失调消除电路中，
对所述第三晶体管的栅极、所述第四晶体管的栅极、所述第七晶体管的栅极以及所述第八晶体管的栅极施加同一偏压，从而缩短所述第一期间。
根据该结构，进行失调消除的第一期间与所述运算放大器进行输出的第二期间的相位补偿电容的电位变化进一步减小，能够缩短存储失调电压的期间。
(10)另外，本发明的失调消除电路，
设置于运算放大器，所述运算放大器中，第一有源负载被连接于第一差分对，所述第一差分对包括第一反相输入部和第一同相输入部，所述第一有源负载包括第一晶体管及第二晶体管，所述第一晶体管及第二晶体管分别具有栅极，所述失调消除电路包括：
输入部，将输入电压输入到所述第一同相输入部；
输出部，输出所述运算放大器的输出；
第三晶体管，具有栅极，与所述第一晶体管成对；
第四晶体管，具有栅极，与所述第二晶体管成对；
第一阻抗部，设置于所述第三晶体管与电源之间，或所述第三晶体管与地之间；
第一电容，与所述第一阻抗部并联设置；
第二阻抗部，设置于所述第四晶体管与电源之间，或所述第四晶体管与地之间；
第二电容，与所述第二阻抗部并联设置；以及
开关，对所述第一～第四晶体管、所述第一电容及第二电容以及所述第一阻抗部及第二阻抗部之间的连接状态，设置第一期间和第二期间，
连接所述第一晶体管的所述栅极与所述第三晶体管的所述栅极，
连接所述第二晶体管的所述栅极与所述第四晶体管的所述栅极，
在所述第一期间，
所述第一～第四晶体管、所述第一电容及第二电容以及所述第一阻抗部及第二阻抗部之间的连接状态被设置为，
使得所述第一同相输入部与所述第一反相输入部连接，将与所述第一晶体管的电流相等或具有比例关系的所述第三晶体管的电流，通过所述第一阻抗部进行电压转换后，与该电压对应的第一电荷能够由所述第一电容保持，
且使得将与所述第二晶体管的电流相等或具有比例关系的所述第四晶体管的电流，通过所述第二阻抗部进行电压转换后，与该电压对应的第二电荷能够由所述第二电容保持，
在所述第二期间，
所述第一～第四晶体管、所述第一电容及第二电容以及所述第一阻抗部及第二阻抗部之间的连接状态被设置为，
使得所述第一反相输入部与所述输出部连接，由所述第一电容保持的电荷对应的电流，通过所述第三晶体管被提供给所述第一晶体管，
且使得由所述第二电容保持的电荷对应的电流，通过所述第四晶体管被提供给所述第二晶体管，从而该所述第二期间成为所述运算放大器的输出期间。
该结构能够将第一电容和第二电容的充电电流进行与运算放大器的特性没有直接关系的增减。据此，失调消除电路中的失调电压存储时间，即对第一电容和第二电容的充电时间的调整范围扩大，功率和失调消除期间的选择余地扩大。
(11)在结构如上述(10)的失调消除电路中，所述第一阻抗部及第二阻抗部由电阻或电感或晶体管构成。
(12)另外，本发明的显示装置，
具有多个上述(1)、(10)的失调消除电路，
包括：透光率按照所述失调消除电路的输出电压变化的液晶单元；或者发光亮度按照所述失调消除电路的输出电压变化的有机EL单元。
根据该结构，能够抑制驱动电路的失调电压或者因其偏差而产生的显示不均匀，实现高画质化。
如上所述，根据本发明，能够提供一种失调消除电路，将输入电压高速、高精度且以低阻抗输出，而且不会导致电流消耗的增加和芯片面积的增加。
而且，对包括液晶/有机EL面板、液晶TFT/有机EL元件等的显示装置整体来说，能够实现低功耗化，并且，由为每个单元准备的运算放大器的输出，能够实现适合于液晶TFT/有机EL元件的电压(充分降低了运算放大器失调电压且高速的驱动电压)的供给。这在有利开展高对比度、高亮度的液晶/有机EL显示装置方面带来很大成果。
本发明在液晶显示驱动器、有机EL驱动器等电压产生电路中，能够抑制失调电压，以低阻抗进行输出。而且，在对源极驱动器的应用中，能够一举抑制多个运算放大器的失调电压，因此能够提供多个输出端子的偏差小、高速且没有电压偏移的液晶驱动电路。
附图说明
本发明的其他目的通过理解下文描述的实施方式就会明白，并将明示在所附的权利要求书中。并且，本说明书中没有提及的众多益处，应该是本领域技术人员在实施本发明之后能够想到的。
图1是表示本发明实施方式1中失调消除电路的结构的电路图；
图2是表示本发明实施方式2中失调消除电路的结构的电路图；
图3是表示本发明实施方式3中失调消除电路的结构的电路图；
图4是表示本发明实施方式4中失调消除电路的结构的电路图；
图5是表示本发明实施方式5中失调消除电路的结构的电路图；
图6是表示本发明实施方式6中失调消除电路的结构的电路图；
图7是表示本发明实施方式7中失调消除电路的结构的电路图；
图8A～图8D是表示本发明实施方式7中阻抗部的结构要素的具体例的电路图；
图9是表示本发明实施方式1中的控制信号及工作的时序图；
图10是表示本发明实施方式2中的控制信号及工作的时序图；
图11A、图11B是表示利用本发明失调消除电路的显示装置的结构的框图；
图12A、图12B是表示显示装置的显示状况的示意图；
图13是表示现有技术中失调消除电路的结构的电路图；
图14是表示现有技术中失调消除电路的结构的框图；
图15是表示不包括失调消除电路的运算放大器的电路图。
具体实施方式
下面，根据附图对本发明所涉及的失调消除电路的实施方式进行详细说明。此外，对图中相同或相当的部分标注相同的符号，对其不作重复说明。
(实施方式1)
图1是表示本发明实施方式1中失调消除电路1的结构的电路图，图9是表示失调消除电路1的控制时序的时序图。
失调消除电路1设置于运算放大器OP1。运算放大器OP1包括差分放大器2。差分放大器2包括第一差分对P1、第一有源负载L1以及晶体管M5。第一差分对P1包括晶体管M1和M2。第一有源负载L1包括晶体管M3和M4。晶体管M5是控制第一差分对P1的尾电流的晶体管。
失调消除电路1包括晶体管M6和M7，电容C11、C12和CC以及开关SW11_N、SW11_P、SW12和SW13。晶体管M6是将差分放大器2的输出缓冲后进行输出的晶体管。第一差分对P1(晶体管M1、M2)的输出以及第一有源负载L1(晶体管M3、M4)的输出被输入到晶体管M6。晶体管M7与晶体管M6同样，将差分放大器2的输出缓冲后进行输出。晶体管M7是与晶体管M5成对作为电流镜电路进行工作的晶体管。该电流镜电路由偏压VB控制。
电容C11是保持晶体管M3的栅极电位的电荷的电容。电容C12是保持晶体管M4的栅极电位的电荷的电容。开关SW11_N是控制晶体管M3的栅极-漏极间的连接的开关。开关SW11_P是控制晶体管M4的栅极-漏极间的连接的开关。开关SW12是控制晶体管M2的栅极(运算放大器OP1的同相输入部)与晶体管M1的栅极(运算放大器OP1的反相输入部)之间的连接的开关。开关SW13是控制晶体管M1的栅极(运算放大器OP1的反相输入部)与晶体管M6的漏极(运算放大器OP1的输出部)之间的连接的开关。电容CC是运算放大器OP1的相位补偿电容。
开关SW11_N、开关SW11_P以及开关SW12是通过控制信号SWA(参考图9)来控制其开闭的开关，当控制信号SWA为H状态时呈导通状态，当控制信号SWA为L状态时呈非导通状态。开关SW13是根据控制信号SWB(参考图9)来控制其开闭的开关，当控制信号SWB为H状态时呈导通状态，当控制信号SWB为L状态时呈非导通状态。
下面，按照图9的时序图来说明如上所述构成的失调消除电路1的工作。这里，非显示期间是指从时刻t0至时刻t0_1的期间，该期间是基于视频数据信号的期间。1行期间是指从时刻t0_1至时刻t0_2的期间，该期间是从控制信号SWA切换为H状态的时刻至根据视频数据信号确定的1行的终点时刻的期间。显示期间是指时刻满足t＞＝t0_1的期间，该期间是基于视频数据信号的期间。另外，失调存储期间是指从时刻t1_1至时刻t2_1的期间。非覆盖期间是指控制信号SWA、SWB的H状态不覆盖的期间。输出期间是指从时刻t3_1至时刻t0_2的期间，该期间是从控制信号SWB切换为H状态的时刻至1行的终点时刻的期间。这些期间的定义在实施方式1以外的实施方式中也同样。
下面说明被体现为时刻的符号的意义。时刻tM_N表示距离显示开始N行后的时间M。这里，N为显示装置的行数(例如，对于QVGA尺寸的显示装置，N＝240；对于VGA尺寸的显示装置，N＝480)。M是失调消除的时间，M＝0、1、2、3、4，使M值变化的各时刻下工作的详细内容如下所示。首先，对时刻t1_1以前的期间中包括本实施方式在内的一般的失调消除系统中的工作进行说明。
(时刻t0_1以前的期间)
该期间是非显示期间，在该期间中，输入INP(对晶体管M2的输入电压)是HI-Z(高阻抗)，控制信号SWA、控制信号SWB也是可以忽视的状态。
(时刻t0_1)
该时刻是从非显示期间过渡至显示期间的时刻，达到该时刻时，电压VD1被施加于输入INP。
(时刻t1_1)
该时刻是失调存储期间的开始时刻，控制信号SWA转移至H状态，控制信号SWB转移至L状态。在该时刻，开关SW11_N、SW11_P、SW12为导通状态，开关SW13为非导通状态。
此外，在时刻t1_1，在构成第一差分对P1的晶体管M1、M2和构成第一有源负载L1的晶体管M3、M4中，期待所有的节点电压相等。但是，当这些晶体管M1～M4中产生特性偏差时，尽管对晶体管M1、M2提供相等的电压，流过晶体管M1、M2的电流、晶体管M3、M4的栅极-源极间电压也会偏移。这种电压的偏移就是随机失调的原因。引起这种特性偏差的是局部的工艺偏差，其影响波及到电路的结果就呈现为失调电压。此外，上述的特性偏差表示虽说在晶体管所要求的质量上已正确制造，但是其特性值尽管不至于达到不开/关的程度但与晶体管特性的典型值相比还是有所偏移的现象，在制造时会以任意的概率发生。以下将这种特性偏差称为失配。
这里，假设在上述状态下，晶体管M1、M3、M4被制造为具有如设计值一样的特性，晶体管M2由于失配的影响被制造为能力高于设计值(或者阈值VT低于设计值)。下面参考图15对上述构成下的工作进行说明。图15中示出了从运算放大器OP1的结构中删除了失调消除电路1的运算放大器OP1’。
在运算放大器OP1’中，由于晶体管M2的能力高于设计值，因此晶体管M2中将要流过多于设计值的电流。于是，晶体管M2的漏极电压与不发生失配的状态下的电压相比有所下降，而且晶体管M6的栅极电压下降。据此，运算放大器OP1’的输出OUT上升，输出电压OUT向晶体管M1的栅极电压进行负反馈操作。通过该负反馈操作，晶体管M1的栅极电压上升，它的电流被平衡为与晶体管M2的电流相等时，运算放大器OP1’变为稳定状态。随之，构成第一有源负载L1的晶体管M3与晶体管M4中流过相同电流并变为能够稳定工作的状态。该输出电压OUT的上升量就是运算放大器OP1’的失调电压。如此，在不具有失调消除电路1的运算放大器OP1’中，在维持失调电压的状态下进行工作。
与此相对，在失调消除电路1中，即使产生失配，也会使失配部分的电流、电压通过在晶体管M3、M4的栅极设置的电容C11、C12，在失调存储期间进行存储。即，将构成第一差分对P1的晶体管M1、晶体管M2的能力超过设计值而产生的电流、电压的上升量作为电荷在电容C11、C12中存储后，在非覆盖期间将开关SW11_N、SW11_P设为非导通状态，从而使电容C11、C12存储的电荷得以保持。据此，电压VD1作为第一有源负载L1(晶体管M3、M4)的电压被输出，该电压VD1考虑了第一差分对P1(晶体管M1、M2)、第一有源负载L1(晶体管M3、M4)的制造上的偏差部分。该电压VD1是对应晶体管M1～M4的制造完成状态的值。据此，能够存储合适的工作点电压。
下面，返回图9的时序图，对失调消除电路1的工作进行说明。
(时刻t2_1)
该时刻是失调存储期间结束而非覆盖期间开始的时刻。达到该时刻时，开关SW11_N、SW11_P变为非导通状态，电容C11、C12变为保持电荷的状态。从该时刻t2_1至时刻t3_1的期间就是非覆盖期间。在该期间，开关SW11_N、SW11_P为非导通状态，开关SW12、SW13为非导通状态。在该期间，通过切断存储于电容C11、C12的电荷(即为晶体管M1～M4的失调电压)的流入/流出通路，能够确实地保持该电荷。
设置非覆盖期间来高精度地预先存储电荷，在进行失调消除方面是很重要的，即使在本发明的其他实施方式中，通过在H状态从控制信号SWA转移至控制信号SWB的中途期间、H状态从控制信号SWB转移至控制信号SWA的中途期间设置非覆盖期间(控制信号SWA与控制信号SWB都不为H状态的期间)，也能够确实地使电容C11、C12存储电荷(失调电压)。
(时刻t3_1)
该时刻是非覆盖期间结束而输出期间开始的时刻，达到该时刻时，开关SW13变为导通状态。这里，在输出期间之前设置有非覆盖期间(控制信号SWA与SWB同时不为H状态的期间)，所以保持于电容C11、C12的电荷被确实地保持。在输出期间，根据存储了晶体管M1～M4失配部分的电容C11、C12的电荷，晶体管M3、M4在对应于输入电压VD1的合适的工作点进行工作。其结果是降低了失调电压。输出期间是从时刻t3_1至时刻t4_1的期间，在该输出期间中，运算放大器OP1将输入电压VD1确实地输出。
(时刻t4_1)
在该时刻，开关SW13变为非导通状态，输出期间结束。
(时刻t0_2)
在该时刻，转移至下一行的失调消除工作。
通过重复进行上述工作，对于每行的输入电压，能够输出抑制了失调电压的输出电压。
(实施方式2)
图2是表示本发明实施方式2中失调消除电路3的结构的电路图，图10是表示失调消除电路3的控制时序的时序图。
失调消除电路3，在实施方式1的结构的基础上，还包括失调消除用差分放大器4。失调消除用差分放大器4包括第二差分对P2，第二有源负载L2，晶体管M25以及开关SW21、SW22、SW23和SW24。在实施方式2中，具备这种结构从而构成运算放大器OP2。此外，在图2中，对于与图1所说明的内容相同的结构，标注相同的附图标记并省略详细说明。
第二差分对P2包括晶体管M21和M22。第二有源负载L2包括晶体管M23和M24。晶体管M25控制第二差分对P2的尾电流。开关SW22是控制晶体管M6的栅极与差分放大器2(晶体管M1～M5)的输出部之间的连接的开关。开关SW21是控制晶体管M6的栅极与失调消除用差分放大器4(晶体管M21～M25)的输出部之间的连接的开关。开关SW23是控制晶体管M2的栅极(运算放大器OP2的同相输入部)与晶体管M21的栅极(第二差分对P2的反相输入部)之间的连接的开关。开关SW24是控制晶体管M21的栅极(第二差分对P2的反相输入部)与晶体管M6的漏极(运算放大器OP2的输出部)之间的连接的开关。开关SW21、SW24与开关SW11_N、SW11_P、SW12同样，根据控制信号SWA(参考图10)来控制开闭。开关SW21、SW24当控制信号SWA为H状态时呈导通状态，当控制信号SWA为L状态时呈非导通状态。开关SW22、SW23与开关SW13同样，由控制信号SWB(参考图10)来控制开闭。开关SW22、SW23当控制信号SWB为H状态时呈导通状态，当控制信号SWB为L状态时呈非导通状态。
下面，按照图10的时序图来说明如上所述构成的失调消除电路3的工作。这里，非显示期间是指从时刻t0至时刻t0_1的期间，在该期间，输入INP(对晶体管M2的输入电压)是HI-Z，控制信号SWA、SWB也是可以忽视的状态。
(时刻t0_1)
该时刻是从非显示期间过渡至显示期间的时刻，达到时刻t0_1时，电压VD1被施加于输入INP。
(时刻t1_1)
该时刻是在显示期间内进入失调存储期间的时刻，达到该时刻时，控制信号SWA转移至H状态，控制信号SWB转移至L状态。在该时刻，开关SW11_N、SW11_P、SW12、SW21、SW24变为导通状态，开关SW13、SW22、SW23变为非导通状态。
这里，与实施方式1同样，对产生随机失调电压的状态下，晶体管M1、M3、M4被制造为具有如设计值一样的特性，晶体管M2由于失配的影响被制造为能力高(或者阈值VT低)的构成下的工作进行说明。
(时刻t2_1)
该时刻是失调存储期间结束而非覆盖期间开始的时刻。达到该时刻时，开关SW11_N、SW11_P变为非导通状态，电容C11、C12变为保持电荷的状态。从该时刻t2_1至时刻t3_1的期间就是非覆盖期间。因设置非覆盖期间而得到的效用与实施方式1同样。
(时刻t3_1)
该时刻是非覆盖期间结束而输出期间开始的时刻，达到该时刻时，开关SW13、SW22、SW23变为导通状态。在输出期间，根据存储了晶体管M1～M4失配部分的电容C11、C12的电荷，晶体管M3、M4在对应于输入电压VD1的合适的工作点进行工作，结果是输入电压VD1在降低了失调电压的状态下被输出。输出期间是从时刻t3_1至时刻t4_1的期间，在该输出期间中，输入电压VD1被确实地输出。
(时刻t4_1)
在该时刻，开关SW13变为非导通状态，输出期间结束。
(时刻t0_2)
在该时刻，转移至下一行的失调消除工作。
通过重复进行上述工作，对于每行的输入电压，能够输出抑制了失调电压的输出电压。
在失调消除电路3中，
◆利用与晶体管M3、M4的栅极连接的电容C11、C12来存储失配部分的电流、电压；
◆在失调消除用差分放大器4的同相输入部连接输入电压VD1；
◆在失调消除用差分放大器4的反相输入部连接晶体管M6的漏极；
◆将失调消除用差分放大器4的输出电压施加于晶体管M6的栅极。
所以，对输入电压VD1加上失调电压VOS后的电压(VD1+VOS)被输出。也就是说，失调消除电路3能够输出虽说包含失调电压VOS但却接近输入电压VD1的电压。而且，在到达输出期间以前的期间(到达时刻t3_1以前的期间)，输出电压为VD1+VOS，所以输出期间中输出电压的变化减小为仅仅是失调电压量VOS。因此，也可以期待输出期间中电压收敛的高速化。
而且，失调消除电路3具有以下特征。
◆虽然包含失调电压，但在1行期间的几乎全部期间都能够输出电压。
◆根据上述电压特性，即使当运算放大器OP2的负载重且时间常数大时，在失调存储期间，也能够使其以将输出电压设置到规定电压附近(最佳情况是到规定电压±失调电压附近)的状态进行驱动，而且，在输出期间，使其仅以失调电压量对应的时间长度驱动即可。
由上述可知，在实施方式2中，能够兼顾经过失调消除的准确的电压驱动与处理的高速化。
(实施方式3)
图3是表示本发明实施方式3中失调消除电路5的结构的电路图，失调消除电路5根据图9所示的控制时序进行工作。本实施方式是在实施方式1的结构中替换第一有源负载L1而代之以包括第三有源负载L3。在实施方式3中，具备这种结构从而构成运算放大器OP3和差分放大器6。此外，在图3中，对于与图1和图2所说明的内容相同的结构，标注相同的附图标记并省略详细说明。
第三有源负载L3包括晶体管M3和M4以及晶体管M31和M32。晶体管M3、M4与实施方式1的第一有源负载L1中的晶体管M3、M4同样。晶体管M31被设置于第一差分对P1的一个晶体管M1与晶体管M3之间。晶体管M32被设置于第一差分对P1的另一个晶体管M2与晶体管M4之间。晶体管M31、M32根据偏压VC来控制。即，晶体管M3、M31是所谓的低电压共源共栅(カスコ一ド)结构，同样地，晶体管M4、M32也是低电压共源共栅结构。
电容C31是保持晶体管M3的栅极电位的电荷的电容。电容C32是保持晶体管M4的栅极电位的电荷的电容。开关SW11_N是控制晶体管M3的栅极与晶体管M31的漏极之间的连接的开关。开关SW11_P是控制晶体管M4的栅极与晶体管M32的漏极之间的连接的开关。电容CC2是运算放大器OP3的相位补偿电容。此外，开关SW11_N、SW11_P与开关SW12同样，根据图9的控制信号SWA来控制开闭，当控制信号SWA为H状态时呈导通状态，当控制信号SWA为L状态时呈非导通状态。另外，开关SW13根据图9的控制信号SWB来控制开闭，当控制信号SWB为H状态时呈导通状态，当控制信号SWB为L状态时呈非导通状态。
下面，按照图9的时序图来说明如上所述构成的失调消除电路5的工作。
(时刻t0_1以前的期间)
该期间是非显示期间，在该期间，输入INP(对晶体管M2的输入电压)是HI-Z，控制信号SWA、SWB也是可以忽视的状态。
(时刻t0_1)
该时刻是从非显示期间过渡至显示期间的时刻，达到该时刻时，电压VD1被施加于输入INP。
(时刻t1_1)
该时刻是在显示期间内进入失调存储期间的时刻，达到该时刻时，控制信号SWA转移至H状态，控制信号SWB转移至L状态。在该时刻，开关SW11_N、开关SW11_P、开关SW12变为导通状态，开关SW13变为非导通状态。
这里，与实施方式1同样，对产生随机失调电压的状态下，晶体管M1、M3、M4被制造为具有如设计值一样的特性，晶体管M2由于失配的影响被制造为能力高(或者阈值VT低)的构成下的工作进行说明。
(时刻t2_1)
该时刻是失调存储期间结束而非覆盖期间开始的时刻。达到该时刻时，开关SW11_N、SW11_P变为非导通状态，电容C31、C32变为保持电荷的状态。从该时刻t2_1至时刻t3_1的期间就是非覆盖期间。非覆盖期间的工作基本上与实施方式1同样。
(时刻t3_1)
该时刻是非覆盖期间结束而输出期间开始的时刻，在该时刻以后的输出期间(从时刻t3_1至时刻t4_1的期间)，根据存储了晶体管M1～M4失配部分的电容C31、C32的电压，晶体管M3、M4在对应于输入电压VD1的合适的工作点进行工作。其结果是降低了失调电压。在输出期间中，失调消除电路将输入电压VD1确实地输出。
(从时刻t3_1至时刻t4_1的期间)
该期间是输出期间，在输出期间，处于能够将输入电压VD1确实地输出的状态。
(时刻t4_1)
在该时刻，开关SW13变为非导通状态，输出期间结束。
(时刻t0_2)
在该时刻，转移至下一行的失调消除工作。
通过重复进行上述工作，对于每行的输入电压，能够输出抑制了失调电压的输出电压。
失调消除电路5具有以下特征。
◆利用与晶体管M3、M4的栅极连接的电容C31、C32来存储失配部分的电流、电压(此外，关于利用电容C31、C32来存储电流/电压的原理，与实施方式1所示的失调消除电路1同样)。
◆晶体管M3的漏极电压由流过晶体管M31的电流与偏压VC确定，晶体管M4的漏极电压由流过晶体管M32的电流与偏压VC确定。
◆根据上述电压确定方面的特征，在失调存储期间(从时刻t1_1至时刻t1_2的期间)，晶体管M3、M4的漏极电压与被充电至电容C31、C32的电压几乎相同。
◆根据上述电压特性(电压的同一性)，与不具有共源共栅结构的结构相比，能够更准确地提供从晶体管M3向晶体管M1提供的电流与从晶体管M4向晶体管M2提供的电流。
(实施方式4)
图4是表示本发明实施方式4中失调消除电路7的结构的电路图。失调消除电路7虽说包括基本上与实施方式3同样的结构，并根据图9的控制时序进行工作，但其进一步包括以下结构。即，失调消除电路7包括开关SW41～45。开关SW41是控制构成输出部的晶体管M6的栅极与电源VDD之间的连接的开关。开关SW42是控制第一差分对P1以及第三有源负载L3的输出部与晶体管M6的栅极之间的连接的开关。开关SW43是控制运算放大器OP3的输出部与第一差分对P1的同相输入部之间的连接的开关。开关SW44是控制构成运算放大器OP3输出部的晶体管M7的栅极与偏压VB之间的连接的开关。开关SW45是控制晶体管M7的栅极与电源VSS之间的连接的开关。开关SW41、SW43、SW45与开关SW11_N、SW11_P以及SW12同样，根据图9的控制信号SWA来控制开闭，当控制信号SWA为H状态时呈导通状态，当控制信号SWA为L状态时呈非导通状态。开关SW42、SW44与开关SW13同样，根据图9的控制信号SWB来控制开闭，当控制信号SWB为H状态时呈导通状态，当控制信号SWB为L状态时呈非导通状态。运算放大器OP3为电压跟随器的结构。晶体管M6是运算放大器OP3输出部的高电源侧的驱动晶体管(高侧晶体管)，晶体管M7是运算放大器OP3输出部的低电源侧的驱动晶体管(低侧晶体管)。
下面，按照图9的时序图来说明如上所述构成的失调消除电路7的工作。
(时刻t0_1以前的期间)
该期间是非显示期间，在该期间，输入INP(对晶体管M2的输入电压)是HI-Z，控制信号SWA、SWB也是可以忽视的状态。
(时刻t0_1)
该时刻是从非显示期间过渡至显示期间的时刻，达到该时刻时，电压VD1被施加于输入INP。
(时刻t1_1)
该时刻是在显示期间内进入失调存储期间的时刻，达到该时刻时，控制信号SWA转移至H状态，控制信号SWB转移至L状态。在该时刻，开关SW41、SW43、SW45、SW11_N、SW11_P、SW12变为导通状态，开关SW13变为非导通状态。
这里，与实施方式1同样，对产生随机失调电压的状态下，晶体管M1、M3、M4被制造为具有如设计值一样的特性，晶体管M2由于失配的影响被制造为能力高(或者阈值VT低)的构成下的工作进行说明。
在时刻t1_1，失调消除电路7中实施以下的开关控制。
◆开关SW42变为非导通状态，因而晶体管M6的栅极与差分放大器6的输出部之间的连接被切断。
◆开关SW41变为导通状态，因而电源VDD的电压被提供给晶体管M6的栅极。
◆开关SW44变为非导通状态，因而晶体管M7的栅极与偏压VB之间的连接被切断。
◆开关SW45变为导通状态，因而电源VSS的电压被提供给晶体管M7的栅极。
◆开关SW43变为导通状态，因而运算放大器OP3的输出OUT与差分放大器6的同相输入部连接。
根据以上的开关控制，在时刻t1_1，首先，晶体管M6、M7(构成运算放大器OP3的输出部)的电流输出功能停止，从而，运算放大器OP3的输出OUT变为HI-Z状态。进而，停止了输出功能的运算放大器OP3的输出OUT变为与差分放大器6的同相输入部相连接的状态。即，输出OUT的电压为电压VD1。这里，电压VD1为运算放大器OP3的输出OUT中输出电压的目标值。
(时刻t2_1)
该时刻是失调存储期间结束而非覆盖期间开始的时刻。达到该时刻时，开关SW11_N、SW11_P变为非导通状态，电容C31、C32变为保持电荷的状态。另外，同时，开关SW41、SW43、SW45变为非导通状态。从该时刻t2_1至时刻t3_1的期间就是非覆盖期间。非覆盖期间的工作基本上与实施方式1同样。
(时刻t3_1)
该时刻是非覆盖期间结束而输出期间开始的时刻，在该时刻以后的输出期间(从时刻t3_1至时刻t4_1的期间)，开关SW42、SW44以及SW13变为导通状态。在该时刻t3_1以后的输出期间，根据存储了晶体管M1～M4失配部分的电容C31、C32的电压，晶体管M3、M4在对应于输入电压VD1的合适的工作点进行工作。其结果是降低了失调电压。在输出期间中，运算放大器OP3将输入电压VD1确实地输出。
失调消除电路7具有以下特征。
◆晶体管M3的漏极电压由流过晶体管M31的电流与偏压VC确定，晶体管M4的漏极电压由流过晶体管M32的电流与偏压VC确定。
◆根据上述电压确定方面的特征，在失调存储期间(从时刻t1_1至时刻t1_2的期间)中，晶体管M3、M4的漏极电压变为与被充电至电容C31、C32的电压几乎相同。
◆根据上述电压特性(电压的同一性)，与不具有共源共栅结构的结构相比，能够更准确地提供从晶体管M3向晶体管M1提供的电流与从晶体管M4向晶体管M2提供的电流。
而且，在失调消除电路7中，与相位补偿电容CC1连接的两个节点处的电压具有如下特征。即，差分放大器6侧的节点VPCAS处的电压由流过晶体管M32的电流与偏压VC确定，所以几乎没有变化。另外，关于运算放大器OP3的输出OUT，在失调存储期间(从时刻t1_1至时刻t2_1的期间)是输出与输入电压相同的电压VD1的状态，而在输出期间(t3_1以后的期间)则是输出经过失调消除的输入电压VD1的状态。即，自失调存储期间至输出期间转移时相位补偿电容CC1的两端电压的变化几乎消失。因此，相位补偿电容CC1的两端电位差缩小，从而能够缩短对相位补偿电容CC1进行充放电的时间。其结果是内部压摆率得到飞跃性提高，从而实现处理的高速化。由以上可知，在输出期间(从时刻t3_1至时刻t4_1的期间)能够将输入电压VD1确实地输出。
下面，回到各时刻的控制工作进行说明。
(时刻t4_1)
在该时刻，开关SW13变为非导通状态，输出期间结束。
(时刻t0_2)
在该时刻，转移至下一行的失调消除工作。
通过重复进行上述工作，对于每行的输入电压，能够输出抑制了失调电压的输出电压。
(实施方式5)
图5是表示本发明实施方式5中失调消除电路8的结构的电路图，失调消除电路8根据图10所示的控制时序进行工作。本实施方式是在实施方式2的结构中替换第一有源负载L1而代之以包括第三有源负载L3，替换第二有源负载L2而代之以包括第四有源负载L4。此外，在图5中，对于与图1和图2所说明的内容相同的结构，标注相同的附图标记并省略详细说明。
第三有源负载L3包括晶体管M3和M4以及晶体管M31和M32。晶体管M3、M4与实施方式1的第一有源负载L1中的晶体管M3、M4同样。晶体管M31被设置于第一差分对P1的一个晶体管M1与晶体管M3之间。晶体管M32被设置于第一差分对P1的另一个晶体管M2与晶体管M4之间。晶体管M31、M32根据偏压VC来控制。即，晶体管M3、M31是所谓的低电压共源共栅结构，同样地，晶体管M4、M32也是低电压共源共栅结构。
第四有源负载L4包括晶体管M23和M24以及晶体管M51和M52。晶体管M23、M24与实施方式2的第二有源负载L2中的晶体管M23、M24同样。晶体管M51被设置于第二差分对P2的一个晶体管M21与晶体管M23之间。晶体管M52被设置于第二差分对P2的另一个晶体管M22与晶体管M24之间。晶体管M51、M52根据偏压VC来控制。即，晶体管M23、M51是所谓的低电压共源共栅结构，同样地，晶体管M24、M52也是低电压共源共栅结构。在实施方式5中，由晶体管M1～M5、M31、M32构成差分放大器9，由晶体管M21～M25、M51、M52构成失调消除用差分放大器10。于是，具备以上结构从而构成运算放大器OP4。
下面，按照图10的时序图来说明如上所述构成的失调消除电路8的工作。
(时刻t0_1以前的期间)
该期间是非显示期间，在该期间，输入INP(对晶体管M2的输入电压)是HI-Z，控制信号SWA、SWB也是可以忽视的状态。
(时刻t0_1)
该时刻是从非显示期间过渡至显示期间的时刻，达到该时刻时，电压VD1被施加于输入INP。
(时刻t1_1)
该时刻是在显示期间内进入失调存储期间的时刻，达到该时刻时，控制信号SWA转移至H状态，控制信号SWB转移至L状态。在该时刻，开关SW11_N、SW11_P、SW12、SW21、开关SW24变为导通状态，开关SW13、SW22、SW23变为非导通状态。
这里，与实施方式1同样，对产生随机失调电压的状态下，晶体管M1、M3、M4被制造为具有如设计值一样的特性，晶体管M2由于失配的影响被制造为能力高(或者阈值VT低)的构成下的工作进行说明。
失调消除电路8具有以下特征。
◆利用与晶体管M3、M4的栅极连接的电容C31、C32来存储失配部分的电流、电压(此外，关于利用电容C31、C32来存储电流/电压的原理，与实施方式1所示的失调消除电路1同样)。
◆对失调消除用差分放大器10的同相输入部施加输入电压VD1，将晶体管M6的漏极与失调消除用差分放大器10的反相输入部连接，对晶体管M6的栅极施加失调消除用差分放大器10的输出电压，从而，对输入电压加上失调电压后的电压VD1+VOS从运算放大器OP4输出。也就是说，能够输出虽说包含失调电压但却接近输入电压VD1的电压。
下面，根据上述特征来说明此后各时刻、期间的工作。
(时刻t2_1)
该时刻是失调存储期间结束而非覆盖期间开始的时刻。达到该时刻时，开关SW11_N、SW11_P变为非导通状态，电容C11、C12变为保持电荷的状态。从该时刻t2_1至时刻t3_1的期间就是非覆盖期间。非覆盖期间的工作基本上与实施方式1同样。
(时刻t3_1)
该时刻是非覆盖期间结束而输出期间开始的时刻，在该时刻以后的输出期间(从时刻t3_1至时刻t4_1的期间)，开关SW13、SW22、SW23变为导通状态。在输出期间，根据存储了晶体管M1～M4失配部分的电容C31、C32的电压，晶体管M3、M4在对应于输入电压VD1的合适的工作点进行工作。其结果是降低了失调电压。
(从时刻t3_1至时刻t4_1的期间)
该期间是输出期间，根据实施方式5，在输出期间处于能够将输入电压VD1确实地输出的状态。
(时刻t4_1)
在该时刻，开关SW13变为非导通状态。
(时刻t0_2)
在该时刻，转移至下一行的失调消除工作。
通过重复进行上述工作，对于每行的输入电压，能够输出抑制了失调电压的输出电压。
在失调消除电路8中，在到达输出期间以前的期间(到达时刻t3_1以前的期间，相当于非显示期间+失调存储期间+非覆盖期间)，输出电压为VD1+VOS，所以输出期间中的输出电压的变化减小为仅仅是失调电压量VOS。因此，可以期待输出期间中收敛的高速化。
(实施方式6)
图6是表示本发明实施方式6中失调消除电路11的结构的电路图，失调消除电路11根据图10所示的控制时序进行工作。失调消除电路11基本上与实施方式5同样，在图6中，对于与图5所说明的内容相同的结构，标注相同的附图标记并省略详细说明。
电容CC2是运算放大器OP4的相位补偿用电容。开关SW61是控制相位补偿用电容CC2与失调消除用差分放大器10的输出侧有源负载的共源共栅级节点VPCAS2之间的连接的开关。开关SW62是控制相位补偿用电容CC2与差分放大器9的输出侧有源负载的共源共栅级节点VPCAS之间的连接的开关。开关SW61与开关SW11_N、SW11_P、SW21、SW24、SW12同样，根据控制信号SWA来控制开闭，当控制信号SWA为H状态时呈导通状态，当控制信号SWA为L状态时呈非导通状态。开关SW62与开关SW22、SW23、SW13同样，根据控制信号SWB来控制开闭，当控制信号SWB为H状态时呈导通状态，当控制信号SWB为L状态时呈非导通状态。
下面，按照图10的时序图来说明如上所述构成的失调消除电路11的工作。
(时刻t0_1以前的期间)
该期间是非显示期间，输入INP(对晶体管M2的输入电压)是HI-Z，控制信号SWA、SWB也是可以忽视的状态。
(时刻t1_1)
该时刻是在显示期间内进入失调存储期间的时刻，达到该时刻时，电压VD1被施加于输入INP，控制信号SWA转移至H状态，控制信号SWB转移至L状态。在该时刻，开关SW11_N、SW11_P、SW12、SW21、SW24变为导通状态，开关SW13、SW22、SW23变为非导通状态。
这里，与实施方式1同样，对产生随机失调电压的状态下，晶体管M1、M3、M4被制造为具有如设计值一样的特性，晶体管M2由于失配的影响被制造为能力高(或者阈值VT低)的构成下的工作进行说明。
(时刻t2_1)
该时刻是失调存储期间结束而非覆盖期间开始的时刻。达到该时刻时，开关SW11_N、SW11_P变为非导通状态，电容C11、C12变为保持电荷的状态。从该时刻t2_1至时刻t3_1的期间就是非覆盖期间。
(时刻t3_1)
该时刻是非覆盖期间结束而输出期间开始的时刻，在该时刻以后的输出期间(从时刻t3_1至时刻t4_1的期间)，开关SW13、SW22、SW23为导通状态。在该时刻以后的输出期间(从时刻t3_1至时刻t4_1的期间)，根据存储了晶体管M1～M4失配部分的电容C31、电容C32的电压，晶体管M3、M4在对应于输入电压VD1的合适的工作点进行工作。其结果是降低了失调电压。
(从时刻t3_1至时刻t4_1的期间)
该期间是输出期间，根据实施方式6，在输出期间处于能够将输入电压VD1确实地输出的状态。
(时刻t4_1)
在该时刻，开关SW13变为非导通状态。
(时刻t0_2)
在该时刻，转移至下一行的失调消除工作。
通过重复进行上述工作，对于每行的输入电压，能够输出抑制了失调电压的输出电压。
失调消除电路11具有以下特征。
◆利用与晶体管M3、M4的栅极连接的电容C31、C32来存储失配的电流、电压。
◆差分放大器9、失调消除用差分放大器10中的有源负载L3、L4形成低电压共源共栅结构，晶体管M3的漏极电压由流过晶体管M31的电流与偏压VC确定，晶体管M4的漏极电压由流过晶体管M32的电流与偏压VC确定。
◆对失调消除用差分放大器10的同相输入部施加输入电压VD1，在失调消除用差分放大器10的反相输入部连接晶体管M6的漏极，将失调消除用差分放大器10的输出电压施加于晶体管M6的栅极，从而能够将对输入电压加上失调电压后的电压VD1+VOS从运算放大器OP4输出。也就是说，能够输出虽说包含失调电压但却接近输入电压VD1的电压。
◆失调消除用差分放大器10的有源负载也形成低电压共源共栅结构，所以晶体管M23的漏极电压由流过晶体管M51的电流与偏压VC确定，晶体管M24的漏极电压由流过晶体管M52的电流与偏压VC确定。
◆如果将晶体管M3、M4、M23、M24的尺寸或者M31、M32、M51、M52的尺寸设计为分别相等，则能够使晶体管M24的漏极电压(节点VPCAS2的电压)与晶体管M4的漏极电压(节点VPCAS电压)大致相等。
◆节点VPCAS的电压由流过晶体管M32的电流与偏压VC确定，可以将电容C31、C32充电期间(失调存储期间)中节点VPCAS的电压与输出期间中节点VPCAS的电压设为几乎没有差别地相等。据此，对于从晶体管M3向晶体管M1提供的电流与从晶体管M4向晶体管M2提供的电流，可以进行如下控制。即，能够将这些电流作为与没有设置共源共栅结构的失调消除电路中的同等电流相比存储了失调电压的电流而更准确地提供。
◆在到达时刻t3_1以前的期间(非显示期间+失调存储期间+非覆盖期间)，输出电压为VD1+VOS，所以输出期间中输出电压的变化减小为仅仅是失调电压量VOS。
◆在差分放大器9及失调消除用差分放大器10的输出侧共源共栅级与运算放大器OP4的输出节点OUT之间，连接有相位补偿用电容CC2。这里，在电容CC2的两端电压之中，OUT的电压变化如上所述从VD1+VOS到VD1，变化量仅为VOS。另外，另一个节点通过开关的切换从节点VPCAS2切换至节点VPCAS，如上所述，该电压变化也几乎没有。因此，电容CC2两端的电压几乎没有变化。所以，相位补偿用电容CC2的再充电时间非常短就结束了，可以期待高速工作。
(实施方式7)
图7是表示本发明实施方式7中失调消除电路12的结构的电路图，失调消除电路12根据图9所示的控制时序进行工作。该失调消除电路12包括运算放大器OP5和差分放大器13。运算放大器OP5和差分放大器13虽说具有基本上与实施方式1中的运算放大器OP1和差分放大器2同样的结构，但以下结构是不同的。即，运算放大器OP5和差分放大器13中不设置电容C11和C12，而代之以包括阻抗部Z71和Z72以及电容C71和C72。失调消除电路12进一步包括晶体管M71和M72、电容C71和C72以及开关SW71_N和SW71_P。
晶体管M71的源极和栅极与晶体管M3共用，漏极通过阻抗部Z71接地。电容C71与阻抗部Z71并联连接。晶体管M72的源极和栅极与晶体管M4共用，漏极通过阻抗部Z72接地。电容C72与阻抗部Z72并联连接。
开关SW71_N控制晶体管M71的栅极-漏极间的连接，开关SW71_P控制晶体管M72的栅极-漏极间的连接。开关SW11_N、SW11_P、SW12是根据控制信号SWA来控制其开闭的开关，当控制信号SWA为H状态时呈导通状态，当控制信号SWA为L状态时呈非导通状态。开关SW71_N、SW71_P与开关SW13同样，是根据控制信号SWB来控制开闭的开关，当控制信号SWB为H状态时呈导通状态，当控制信号SWB为L状态时呈非导通状态。
下面，按照图9的时序图来说明如上所述构成的失调消除电路12的工作。
(时刻t0_1以前的期间)
该期间是非显示期间，在该期间，输入INP(对晶体管M2的输入电压)是HI-Z，控制信号SWA、控制信号SWB也是可以忽视的状态。
(时刻t0_1)
该时刻是从非显示期间过渡至显示期间的时刻，达到该时刻时，电压VD1被施加于输入INP。
(时刻t1_1)
该时刻是在显示期间内进入失调存储期间的时刻，达到该时刻时，控制信号SWA转移至H状态，控制信号SWB转移至L状态。在该时刻，开关SW11_N、SW11_P、SW12变为导通状态，开关SW13、SW71_N、SW71_P变为非导通状态。
此时，晶体管M3的栅极与漏极连接，而且晶体管M3的栅极和漏极与晶体管M71的栅极连接。据此，晶体管M3与晶体管M71作为电流镜电路进行工作。因此，晶体管M71将与流过晶体管M1(构成第一差分对P1)的电流成比例的电流提供给阻抗部Z71。阻抗部Z71对晶体管M71提供的电流进行电流-电压转换。据此，在节点V3_N产生与流过晶体管M1的电流对应的电压，电容C71通过该电压被充电。
另外，此时，晶体管M4的栅极与漏极连接，而且晶体管M4的栅极和漏极还与晶体管M72的栅极连接。据此，晶体管M4与晶体管M72作为电流镜电路进行工作。因此，晶体管M72将与流过晶体管M2(构成第一差分对P1)的电流成比例的电流提供给阻抗部Z72。阻抗部Z72对晶体管M72提供的电流进行电流-电压转换。据此，在节点V3_P产生与流过晶体管M2的电流对应的电压，电容C72通过该电压被充电。
这里，与实施方式1同样，对于在产生随机失调电压的状态下，晶体管M1、M3、M4被制造为具有如设计值一样的特性，晶体管M2由于失配的影响被制造为能力高(或者阈值VT低)的构成下的工作进行说明。
出现失配时，失调消除电路12利用分别与阻抗部Z71、阻抗部Z72并联连接的电容C71、C72来存储失配部分的电流、电压。
这里，对控制电容C71、C72充电时间的电路工作进行说明。为了调整失调消除期间，如果改变构成第一有源负载L1的晶体管M3、M4的晶体管尺寸、供给电流，则会对运算放大器OP5的增益、频率响应产生影响。因此，在考虑显示装置等的驱动来对运算放大器OP5的响应性进行适当设置等情况下，不牺牲运算放大器OP5的响应性等就无法完成失调消除处理。而且，如果为了能缩短失调消除期间而减小电容C71、C72的容量值以缩短其充电时间，则受到开关的电荷注入、时钟馈通的影响，失调电压部分的电荷被适当地存储于电容C71、C72，结果导致被充电至电容C71、C72的电荷产生变化，电容C71、C72的充电量产生相对偏移，因此难以施加准确的电压。
在失调消除电路12中想要缩短失调消除期间时，将晶体管M72的驱动能力设置为比晶体管M4大，将晶体管M71的驱动能力设置为比晶体管M3大。例如设置为5倍。如此，流过晶体管M71、M72的电流也变为5倍，能够将电容C71、C72的充电时间缩短为1/5。据此，能够将失调电压消除期间缩短为1/5。此外，为了相对减小上述电容C71、C72中的电荷偏移，如果将电容C71、C72的尺寸扩大为5倍，则更能够去除失调电压。即使在这种情况下，由于流过晶体管M71、M72的电流也变为5倍，所以失调存储期间的长度也不会改变。
如此，在失调消除电路12中，以晶体管M3、M4的驱动能力为基准，将晶体管M71、M72的驱动能力设置得较高(设置1以上的规定的驱动能力比)，从而能够使电流消耗、失调抑制量、芯片搭载所需要的面积等运算放大器OP5中的各种特性，与应用于显示装置、驱动电路时的最优值匹配。
下面，回到各时刻的控制工作进行说明。
(时刻t2_1)
该时刻是失调存储期间结束而非覆盖期间开始的时刻。达到该时刻时，开关SW11_N、SW11_P变为非导通状态，晶体管M3、M4中栅极-漏极间的连接被断开。
(时刻t3_1)
该时刻是非覆盖期间结束而输出期间开始的时刻，达到该时刻时，开关SW13、SW71_N、SW71_P变为导通状态。另外，达到该时刻时，晶体管M71的栅极与漏极连接，而且晶体管M71的栅极和漏极与晶体管M3的栅极连接，从而晶体管M71与晶体管M3作为电流镜电路进行工作。据此，晶体管M71流过保持于电容C71的电荷对应的电流，晶体管M3流过保持于电容C71的电荷对应的电流。同样地，晶体管M72的栅极与漏极连接，而且晶体管M72的栅极和漏极与晶体管M4的栅极连接，从而晶体管M72与晶体管M4作为电流镜电路进行工作。据此，晶体管M72流过保持于电容C72的电荷对应的电流，晶体管M4流过保持于电容C72的电荷对应的电流。
这里，如前所述，保持于电容C71、C72的电荷分别存储了晶体管M1～M4的失配部分，所以晶体管M3、M4在对应于输入电压VD1的合适的工作点进行工作的结果是输入电压VD1以降低了失调电压的状态被输出。输出期间是从时刻t3_1至时刻t4_1的期间，在该输出期间，输入电压VD1被确实地输出。
(时刻t4_1)
在该时刻，开关SW13变为非导通状态，输出期间结束。
(时刻t0_2)
在该时刻，转移至下一行的失调电压消除工作。
通过在N行期间重复进行上述工作，能够输出抑制了失调电压的输出电压。
图8A～图8D是阻抗部Z71、Z72的具体例。阻抗部Z71、Z72除了电感元件(图8A)、电阻元件(图8B)以外，还可以由双极晶体管(图8C)、MOSFET(图8D)等构成。
(实施方式8)
图11A是表示显示装置结构的框图。栅极驱动器生成栅极信号，提供给N条栅极信号线G_1～G_N。数据驱动器包括K个驱动数据电压输出电路DRV_1～DRV_K，分别对K条数据信号线D_1～D_K提供驱动数据电压。显示面板100包括N×K个像素电路PIX_11、PIX_12、......PIX_1K、PIX_21、PIX_22、......PIX_2K、......PIX_N1、PIX_N2、......PIX_NK。这些像素电路中的每一个由一条栅极信号线和一条数据信号线控制。
图11B示出了像素电路PIX的一例。EL0是发光元件，通过由晶体管MDRV提供的电流来控制发光。开关SWP2被设置于晶体管MDRV与发光元件EL0之间，控制从晶体管MDRV向发光元件EL0提供的电流。电容CH被连接于晶体管MDRV的栅极与面板电源VDDP之间，保持MDRV的驱动电压。开关SWP1控制数据信号线D与晶体管MDRV的栅极之间的连接。开关SWP1、SWP2根据栅极信号G来控制导通/非导通。
下面简单说明像素电路PIX的工作。像素电路PIX设置有驱动数据电压供给期间和发光期间这两个工作期间。
(驱动数据电压供给期间)
该期间中，开关SWP1根据栅极信号线G被控制为导通状态，开关SWP2根据栅极信号线G被控制为非导通状态。据此，从数据信号线D向像素电路PIX提供驱动数据电压。驱动数据电压对电容CH充电。另外，此时发光元件EL0与晶体管MDRV之间被切断，不流过电流，不发光。
(发光期间)
该期间中，开关SWP1根据栅极信号线G被控制为非导通状态，开关SWP2根据栅极信号线G被控制为导通状态。此时，电容CH处于保持驱动数据电压供给期间中被充电的电压的状态，并将该驱动数据电压施加于晶体管MDRV的栅极。晶体管MDRV将栅极上被施加的驱动数据电压所对应的电流通过开关SWP2提供给发光元件EL0。据此，发光元件EL0的发光状态按照驱动数据电压对应的电流而受到控制。
图12示意性地示出了图11所示显示装置的显示状况。其中的显示数据是使整个画面显示单一颜色时的显示数据。图12A表示理想的显示状态，从数据驱动器的各驱动数据电压输出电路DRV_i(i＝1、2、......K)，通过各数据线D_i(i＝1、2、......K)，向各像素电路提供相等的驱动数据电压，以相等的亮度显示。
图12B示出了各驱动数据电压输出电路之间存在偏差的情况下，使整个画面显示单一颜色时的显示状况。与同一数据信号线D_1～D_K连接的像素电路，由同一驱动数据电压输出电路DRV_1～DRV_K驱动。因此，被提供了具有相等失调的驱动数据电压的像素，沿画面纵向排列，在画面显示上呈现出如图12B所示的竖线110。
这里，在上述结构的显示装置中，通过将本发明各实施方式的结构(失调消除电路1、3、5、7、8、11、12)组入数据驱动器所包括的K个驱动数据电压输出电路DRV_1～DRV_K的输出级放大电路，能够抑制驱动数据电压输出电路之间的失调电压引起的驱动数据电压偏差。其结果是得到如图12A所示的均匀的显示。
如各实施方式所述，从控制信号SWA转移至SWB，或者从控制信号SWB转移至SWA时，包括图9、图10所示的非覆盖期间。该期间可以取为开关完全断开的期间(例如，50ns左右)。
另外，以缩短对相位补偿电容的充电时间、对失调存储电容的充电时间为目的，示出了使有源负载形成共源共栅结构的实施例，当然，即使是使差分对形成共源共栅结构也没有问题。
而且，在上述的实施方式中利用MOS晶体管进行了说明，当然也可以利用双极晶体管构成同样的电路。
而且，本发明并不限定于上述实施方式，在权利要求书所记载的技术范围内可自由变形、变更。
以上对本发明就其最优选的具体例子进行了详细说明，而有关其优选实施方式的各部分的组合和排列，可以在不违反后面所请求的本发明的精神和保护范围的前提下进行各种变更。

Claims (19)

1、一种失调消除电路，设置于运算放大器，所述运算放大器中，第一有源负载被连接于第一差分对，所述第一差分对包括第一反相输入部和第一同相输入部，所述第一有源负载包括第一晶体管及第二晶体管，所述第一晶体管及第二晶体管分别具有栅极，所述失调消除电路包括：
输入部，将输入电压输入到所述第一同相输入部；
第一电容，与所述第一晶体管的所述栅极连接；
第二电容，与所述第二晶体管的所述栅极连接；以及
开关，对所述第一晶体管及第二晶体管与所述第一电容及第二电容之间的连接状态，设置第一期间和第二期间，
在所述第一期间，
所述第一晶体管及第二晶体管与所述第一电容及第二电容之间的连接状态被设置为，
使得所述第一晶体管的栅极电压被提供给所述第一电容，所述第二晶体管的栅极电压被提供给所述第二电容，
在所述第二期间，
所述第一晶体管及第二晶体管与所述第一电容及第二电容之间的连接状态被设置为，
使得所述第一电容及第二电容能够保持电荷，
且使得该第二期间成为所述运算放大器的输出期间。
2、根据权利要求1所述的失调消除电路，进一步包括：
第一输出部，输出所述运算放大器的输出；
第二差分对，包括第二反相输入部和第二同相输入部，所述输入电压被提供给该第二同相输入部；以及
第二有源负载，与所述第二差分对连接，
在所述第一期间，
所述第一晶体管及第二晶体管、所述第一电容及第二电容、所述第二差分对以及所述第二有源负载之间的连接状态被设置为，
使得所述第二反相输入部与所述第一输出部连接，从而所述第二差分对和所述第二有源负载进行工作，所述运算放大器能够输出，
在所述第二期间，
所述第一晶体管及第二晶体管、所述第一电容及第二电容、所述第二差分对以及所述第二有源负载之间的连接状态被设置为，
使得所述第一差分对和所述第一有源负载进行工作，所述运算放大器能够输出。
3、根据权利要求1所述的失调消除电路，进一步包括：
第一输出部，输出所述运算放大器的输出；
第三晶体管，与所述第一晶体管组合构成第一共源共栅电路；
第四晶体管，与所述第二晶体管组合构成第二共源共栅电路，且具有漏极和源极；
相位补偿电容，设置于所述第四晶体管的所述源极与所述第一输出部之间；以及
第二输出部，与所述第四晶体管的所述漏极连接，并输出所述第一差分对的输出和所述第一有源负载的输出。
4、根据权利要求1所述的失调消除电路，其中，
所述运算放大器包括电压跟随器的结构，
该失调消除电路进一步包括：
第一输出部，输出所述运算放大器的输出；
高侧晶体管，即所述第一输出部的高电源侧的驱动晶体管；以及
低侧晶体管，即所述第一输出部的低电源侧的驱动晶体管，
在所述第一期间，
所述第一晶体管及第二晶体管、所述第一电容及第二电容、所述第一输出部、所述高侧晶体管以及所述低侧晶体管之间的连接状态被设置为，
使得所述第一反相输入部、所述第一同相输入部以及所述第一输出部相连接，所述输入电压被输入到所述输入部，
在所述第二期间，
所述第一晶体管及第二晶体管、所述第一电容及第二电容、所述第一输出部、所述高侧晶体管以及所述低侧晶体管之间的连接状态被设置为，
使得该第二期间成为所述运算放大器的输出期间。
5、根据权利要求4所述的失调消除电路，其中，
对所述运算放大器施加使所述高侧晶体管在饱和区域工作的第一偏压，或使所述低侧晶体管在饱和区域工作的第二偏压。
6、根据权利要求2所述的失调消除电路，其中，
所述第二有源负载包括第五晶体管及第六晶体管，
且该失调消除电路进一步包括：
第七晶体管，与所述第五晶体管组合构成第三共源共栅电路；以及
第八晶体管，与所述第六晶体管组合构成第四共源共栅电路。
7、根据权利要求3所述的失调消除电路，进一步包括：
第二差分对，包括第二反相输入部和第二同相输入部，所述输入电压被提供给该第二同相输入部；以及
第二有源负载，与所述第二差分对连接，
所述第二有源负载包括第五晶体管及第六晶体管，
且该失调消除电路进一步包括：
第七晶体管，与所述第五晶体管组合构成第三共源共栅电路；以及
第八晶体管，与所述第六晶体管组合构成第四共源共栅电路。
8、根据权利要求4所述的失调消除电路，进一步包括：
第二差分对，包括第二反相输入部和第二同相输入部，所述输入电压被提供给该第二同相输入部；以及
第二有源负载，与所述第二差分对连接，
所述第二有源负载包括第五晶体管及第六晶体管，
且该失调消除电路进一步包括：
第七晶体管，与所述第五晶体管组合构成第三共源共栅电路；以及
第八晶体管，与所述第六晶体管组合构成第四共源共栅电路。
9、根据权利要求7所述的失调消除电路，其中，
所述第八晶体管具有源极，
所述相位补偿电容具有一对端子，
所述开关分别控制所述第四晶体管的所述源极与所述相位补偿电容的一个端子的连接、所述第八晶体管的所述源极与所述相位补偿电容的所述一个端子的连接、以及所述相位补偿电容的另一个端子与所述第一输出部的连接，从而缩短所述第一期间中所述相位补偿电容的充放电时间。
10、根据权利要求6所述的失调消除电路，其中，
所述第三晶体管、所述第四晶体管、所述第七晶体管以及所述第八晶体管的晶体管能力或晶体管尺寸或栅极电压相等。
11、根据权利要求7所述的失调消除电路，其中，
所述第三晶体管、所述第四晶体管、所述第七晶体管以及所述第八晶体管的晶体管能力或晶体管尺寸或栅极电压相等。
12、根据权利要求8所述的失调消除电路，其中，
所述第三晶体管、所述第四晶体管、所述第七晶体管以及所述第八晶体管的晶体管能力或晶体管尺寸或栅极电压相等。
13、根据权利要求6所述的失调消除电路，其中，
对所述第三晶体管的栅极、所述第四晶体管的栅极、所述第七晶体管的栅极以及所述第八晶体管的栅极施加同一偏压，从而缩短所述第一期间。
14、根据权利要求7所述的失调消除电路，其中，
对所述第三晶体管的栅极、所述第四晶体管的栅极、所述第七晶体管的栅极以及所述第八晶体管的栅极施加同一偏压，从而缩短所述第一期间。
15、根据权利要求8所述的失调消除电路，其中，
对所述第三晶体管的栅极、所述第四晶体管的栅极、所述第七晶体管的栅极以及所述第八晶体管的栅极施加同一偏压，从而缩短所述第一期间。
16、一种失调消除电路，设置于运算放大器，所述运算放大器中，第一有源负载被连接于第一差分对，所述第一差分对包括第一反相输入部和第一同相输入部，所述第一有源负载包括第一晶体管及第二晶体管，所述第一晶体管及第二晶体管分别具有栅极，所述失调消除电路包括：
输入部，将输入电压输入到所述第一同相输入部；
输出部，输出所述运算放大器的输出；
第三晶体管，具有栅极，与所述第一晶体管成对；
第四晶体管，具有栅极，与所述第二晶体管成对；
第一阻抗部，设置于所述第三晶体管与电源之间，或所述第三晶体管与地之间；
第一电容，与所述第一阻抗部并联设置；
第二阻抗部，设置于所述第四晶体管与电源之间或所述第四晶体管与地之间；
第二电容，与所述第二阻抗部并联设置；以及
开关，对所述第一～第四晶体管、所述第一电容及第二电容以及所述第一阻抗部及第二阻抗部之间的连接状态，设置第一期间和第二期间，
连接所述第一晶体管的所述栅极与所述第三晶体管的所述栅极，
连接所述第二晶体管的所述栅极与所述第四晶体管的所述栅极，
在所述第一期间，
所述第一～第四晶体管、所述第一电容及第二电容以及所述第一阻抗部及第二阻抗部之间的连接状态被设置为，
使得所述第一同相输入部与所述第一反相输入部连接，将与所述第一晶体管的电流相等或具有比例关系的所述第三晶体管的电流，通过所述第一阻抗部进行电压转换后，与该电压对应的第一电荷能够由所述第一电容保持，
且使得将与所述第二晶体管的电流相等或具有比例关系的所述第四晶体管的电流，通过所述第二阻抗部进行电压转换后，与该电压对应的第二电荷能够由所述第二电容保持，
在所述第二期间，
所述第一～第四晶体管、所述第一电容及第二电容以及所述第一阻抗部及第二阻抗部之间的连接状态被设置为，
使得所述第一反相输入部与所述输出部连接，由所述第一电容保持的电荷对应的电流，通过所述第三晶体管被提供给所述第一晶体管，
且使得由所述第二电容保持的电荷对应的电流，通过所述第四晶体管被提供给所述第二晶体管，从而该第二期间成为所述运算放大器的输出期间。
17、根据权利要求16所述的失调消除电路，其中，
所述第一阻抗部及第二阻抗部由电阻或电感或晶体管构成。
18、一种显示装置，
具有多个权利要求1所述的失调消除电路，
包括：透光率按照所述失调消除电路的输出电压变化的液晶单元；或者发光亮度按照所述失调消除电路的输出电压变化的有机EL单元。
19、一种显示装置，
具有多个权利要求10所述的失调消除电路，
包括：透光率按照所述失调消除电路的输出电压变化的液晶单元；或者发光亮度按照所述失调消除电路的输出电压变化的有机EL单元。
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