CN112468104A - 一种运算放大器 - Google Patents

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Abstract

一种运算放大器，包括相连第一级增益电路和第二级增益电路，所述第一级增益电路设置有输入端，所述第二级增益电路设置有输出端，所述第一级增益电路至少包括尾电流源，所述运算放大器还包括尾电流补偿电路，所述尾电流补偿电路的一端与所述尾电流源相连，另一端与所述第二级增益电路上的输出端相连，所述尾电流补偿电路用于将输出信号补偿到所述尾电流源处。本发明实施例采用基于尾电流补偿电路，替换传统极点分离的密勒补偿技术，缓解高频情况下由于补偿电容引入的电源抑制恶化，通过尾电流补偿技术可在保证电路稳定性的同时，提升运算放大器的电源抑制特性。

Description

一种运算放大器
技术领域
本文涉及但不限于一种运算放大器。
背景技术
随着CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体))工艺的发展和片上SoC(System-on-a-Chip，集成系统芯片)系统度的提高，作为无线收发芯片的SoC芯片不但集成了射频收发机、数模转换器和模数转换器，同时也集成了数字信号处理器等大规模数字电路。射频电路对电源噪声干扰比较敏感，电源噪声将直接影响射频电路的性能。特别是较高频率的电源噪声，会调制到有用频点上，最终影响接收和发射性能。
低功耗、低压差的LDO(Low Dropout Regulator，低压差线性稳压器)电路是实现对关键电路供电并抑制电源噪声的关键器件。目前，通常使用电源抑制比衡量LDO抑制噪声的能力。而运算放大器作为LDO内的核心模块，其电源抑制比直接影响了整个LDO电路的电源抑制性能，因此需要提升放大器的电源抑制特性来保证系统性能。
目前主要采用共源共栅、负反馈、附加电源抑制电路等技术来改善运算放大器的电源抑制特性，同时为了保证运算放大器能够正常工作还采用密勒补偿/共源共栅补偿提升放大器稳定性。然而，密勒补偿/共源共栅补偿会引入电源抑制恶化，特别是较高频率处的电源抑制恶化。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本发明实施例提供了一种运算放大器，以避免高频情况下的电源抑制恶化。
本发明实施例提供了一种运算放大器，包括相连第一级增益电路和第二级增益电路，所述第一级增益电路设置有输入端，所述第二级增益电路设置有输出端，所述第一级增益电路至少包括尾电流源，所述运算放大器还包括尾电流补偿电路，其中
所述尾电流补偿电路的一端与所述尾电流源相连，另一端与所述第二级增益电路上的输出端相连，所述尾电流补偿电路用于将输出信号补偿到所述尾电流源处。
本发明实施例采用基于尾电流补偿电路，替换传统极点分离的密勒补偿技术，缓解高频情况下由于补偿电容引入的电源抑制恶化，通过尾电流补偿技术可在保证电路稳定性的同时，提升运算放大器的电源抑制特性。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
图1为本申请实施例运算放大器的结构示意图；
图2为本申请另一实施例运算放大器的结构示意图；
图3为本申请运算放大器一示例性电路的结构图；
图4为本申请运算放大器又一示例性电路的结构图；
图5为本申请运算放大器又一示例性电路的结构图；
图6为本申请运算放大器又一示例性电路的结构图；
图7为本申请运算放大器又一示例性电路的结构图；
图8为基于密勒补偿的运算放大器的电路结构示意图；
图9为基于共源共栅补偿的运算放大器的电路结构示意图；
图10为本申请实施例基于尾电流补偿的运算放大器的电源抑制原理图；
图11为本申请实施例基于尾电流补偿的运算放大器的正反馈抑制原理图；
图12为基于不同补偿方式运算放大器构建LDO的电源抑制仿真结果对比示意图。
具体实施方式
下文中将结合附图对本发明的实施例进行详细说明。
相关技术中，为了保证运算放大器能够正常，采用密勒补偿/共源共栅补偿提升放大器稳定性，此时电源噪声将通过补偿电容直接耦合到运算放大器的输出端，从而降低了运算放大器的电源抑制特性，引入电源抑制恶化，特别是较高频率处的电源抑制恶化。换言之，密勒补偿/共源共栅补偿的运算放大器会引入电源抑制恶化，特别是较高频率处的电源抑制恶化。
本申请实施例提供一种运算放大器，如图1所示，包括：第一级增益电路、第二级增益电路和尾电流补偿电路。
其中，第一级增益电路和第二级增益电路相连，所述第一级增益电路设置有输入端，所述第二级增益电路设置有输出端，所述第一级增益电路至少包括尾电流源。
所述尾电流补偿电路的一端与所述尾电流源相连，另一端与所述第二级增益电路上的输出端相连，所述尾电流补偿电路用于将输出信号补偿到所述尾电流源处。
本发明实施例采用基于尾电流补偿电路，替换传统极点分离的密勒补偿技术，缓解高频情况下由于补偿电容引入的电源抑制恶化，通过尾电流补偿技术可在保证电路稳定性的同时，提升运算放大器的电源抑制特性。
如图1所示，在一实施例中，所述运算放大器还包括：正反馈调谐电路，所述正反馈调谐电路一端与所述第一级增益电路相连，另一端接地，用于抑制尾电流补偿电路引入的正反馈通路。
本实施例中，第一级增益电路实现差分信号的输入和放大；第二级增益电路实现第一级增益电路输出信号的放大并驱动电路负载；补偿电路引入额外的零极点实现运算放大器的正常闭环工作；正反馈调谐电路切断补偿电路引入的正反馈路径。
如图2所示，所述输入端可以包括同向输入端、反向输入端，所述第一增益级电路连接该同向输入端和反向输入端。
如图2所示，本申请的运算放大器还可以具有：电源端，第一增益级电路与第二增益级电路均与所述电源端连接，所述电源端负责外接电源，以通过该外接的电源向运算放大器供电。
本申请实施例中，运算放大器的放大主电路可包括第一增益级电路和第二增益级电路，通过第一级增益级电路和第二级增益级电路形成主信号路径，基于尾电流补偿电路形成左半平面零点，改善相位裕度并提高放大器稳定性，并通过正反馈抑制电路抑制尾电流补偿电路引入的正反馈信号。
如图2所示，在一实施例中，所述第一级增益电路还包括相连的第一级放大电路和电流镜负载电路，所述第一级放大电路与所述尾电流源和所述尾电流补偿电路相连。
在一实施例中，所述正反馈调谐电路与第一级放大电路相连。在另一实施例中，所述正反馈调谐电路与第一级放大电路和电流镜负载电路相连。
所述第一级放大电路可以包括输入差分对管，所述尾电流补偿电路一端连接在所述输入差分对管的共源端与所述尾电流源的连接处，另一端连接所述第二级增益电路及所述输出端。如此，可起到尾电流补偿的作用。
所述输入差分对管是指第一级增益电路中分别与运算放大器的同向输入端、反向输入端连接的两个MOS管。这两个MOS管可以是NMOS管，也可以是PMOS管。尾电流源作为第一级增益电路的一部分，负责产生恒定的尾电流，可以通过一个或多个MOS管实现。比如，下文图3～图6所示的电路结构中输入差分对管为NMOS管M3和NMOS管M4。再比如，下文图3所示的电路结构中，包含NMOS管M1、M2的结构即为第一级增益电路的尾电流源，下文图6所示的电路结构中，包含NMOS管M2的结构即为第一级增益电路的尾电流源。
如上，本申请实施例提供了一种基于尾电流补偿的运算放大器，采用尾电流补偿电路将输出信号补偿到输入差分对共源端尾电流处，尾电流补偿电路可形成左半平面零点从而改善相位裕度，避免在较高频率处将电源噪声直接耦合到输出端，从而避免电源抑制恶化的情况。
本申请的一种实现方式中，第一级放大电路可以为差分输入、单端输出的共源共栅放大电路。除此之外，该第一级放大电路还可以是可提供电路增益且具有差分输入、单端输出的其他电路结构，比如，第一级放大电路还可以为差分输入、单端输出的共源放大电路或差分输入、差分输出的放大电路。对于第一级放大电路的具体结构，本文不予限制。
本申请的一种实现方式中，第二级增益电路可以为单端输入、单端输出的共源放大电路。除此之外，该第二级增益电路还可以是可提供电路增益且具有单端输入、单端输出的其他电路结构，比如，第二级增益电路还可以为单端输入、单端输出的共源共栅放大电路或差分输入、单端输出的放大电路。对于第二级增益电路的具体结构，本文不予限制。
其中，在第一级放大电路是差分输入、单端输出的共源共栅放大电路或差分输入、单端输出的共源放大电路时，所述第二级增益电路可以是单端输入、单端输出的共源放大电路或单端输入、单端输出的共源共栅放大电路。
在第一级放大电路是差分输入、差分输出的放大电路时，所述第二级增益电路可以是差分输入、单端输出的放大电路。
本申请实施例中，第一级放大电路的信号输出端与第二级增益电路的信号输入端连接。比如，下文图3、图4、图6所示的电路结构中，M6漏端与PMOS管M8漏端的连接处作为第一级放大电路的信号输出端OUT1，其与第二级增益电路的信号输入端即M11的栅端连接。再比如，下文图5所示的电路结构中，M4漏端与M8漏端的连接处作为第一级放大电路的信号输出端，其与第二级增益电路的信号输入端即M11的栅端连接。
本申请实施例中，正反馈调谐电路可以包括正反馈调谐电容，该正反馈调谐电容的正端与第一级增益电路相连，该正反馈调谐电容的负端接地GND，以抑制尾电流补偿电路形成的输出到输入的正反馈信号。一种实现方式中，该正反馈调谐电容的正端连接在第一级增益电路输入差分对管中连接运算放大器的同向输入端的MOS管漏端。需要说明的是，本申请实施例的正反馈调谐电路可以为电容、电阻、电感、有源器件或以上四类器件的串并联组合。对于正反馈调谐电路的具体结构，本文不予限制。
本申请实施例中，所述尾电流补偿电路可以包括：补偿电容；其中，该补偿电容的负端连接在所述第一级增益电路中输入差分对管与尾电流源的连接处，所述补偿电容的正端连接所述第二级增益电路及所述输出端。需要说明的是，本申请实施例的尾电流补偿电路还可以采用补偿电容和补偿电阻的串联结构来实现，如图7所示。另外，尾电流补偿电路也可以为电容、电阻、电感或以上三类器件的串并联组合，同样也可以用有源器件实现。
由上可知，本申请实施例的运算放大器中，利用尾电流补偿隔离了补偿电容与电源噪声，解决了较高频率处由于补偿电容引入的电源抑制恶化；同时由于输入差分对和输入共栅管能够提供更大的电流增益，相较于同样相位裕度的密勒补偿/共源共栅补偿电路，基于尾电流补偿的补偿电容的容值要求更小。
下面对本申请实施例运算放大器的实现方式进行说明。
实例1
本实例中运算放大器可以包括第一级增益电路、第二级增益电路、补偿电路和正反馈调谐电路。其中，第一级增益电路和第二级增益电路作为主信号路径，补偿电路提升放大器相位裕度，正反馈调谐电路抑制补偿电路引入的正反馈信号。
如图3所示，为运算放大器的示例性电路结构。
如图3所示，本实例的运算放大器具有电源端VDD、同向输入端口VIP、反向输入端口VIN、输出端口Vout、以及偏置电压端口Vbias0/Vbias1/Vbias2/Vbias3。
如图3所示，本实例中第一级增益电路可以包括：NMOS管M1、M2、M3、M4、M5、M6和PMOS管M7、M8、M9、M10。其中，M1、M2为尾电流源，M3～M6为第一级放大电路(输入差分管)，M7～M10为电流镜负载电路。
NMOS管M3、M4栅端分别与运算放大器的同向输入端口VIP，反向输入端口VIN相连；M3、M4源端与NMOS管M2漏端和补偿电容Ctail负端相连；M3漏端与NMOS管M5源端、正反馈调谐电容Cadd正端相连；M4漏端与NMOS管M6源端相连。NMOS管M5、M6栅端与偏置电压端Vbias2相连；M5漏端与PMOS管M7漏端以及PMOS管M9、M10栅端相连；M6漏端与PMOS管M8漏端的连接处作为第一级增益电路的信号输出端OUT1，与PMOS管M11栅端相连。
PMOS管M7、M8栅端与偏置电压端Vbias3相连；M7、M8源端分别与PMOS管M9、M10漏端相连。PMOS管M9、M10栅端与NMOS管M5、PMOS管M7漏端相连；M9、M10源端连接到电源端VDD。
NMOS管M2栅端与偏置电压端Vbias1相连，M2源端与NMOS管M1漏端相连。NMOS管M1栅端与偏置电压端Vbias0相连，M1源端与地GND相连。
如图3所示，本实例中第二级增益电路可以包括：PMOS管M11和NMOS管M12、M13。其中，PMOS管M11栅端与第一级增益电路的信号输出端OUT1(即M6漏端与M8漏端的连接处)相连；M11源端与电源端VDD相连；M11漏端与运算放大器的输出端Vout、NMOS管M12漏端及补偿电容Ctail正端相连。NMOS管M12栅端与偏置电压端Vbias1相连；M12源端与NMOS管M13漏端相连。NMOS管M13栅端与偏置电压端Vbias0相连，M13源端与地GND相连。
如图3所示，本实例中补偿电路可以包括：补偿电容Ctail。其中，补偿电容Ctail正端与运算放大器的输出端Vout连接，并与PMOS管M11漏端和NMOS管M12漏端相连；补偿电容Ctail负端与NMOS管M3、M4漏端以及NMOS管M2源端相连。
如图3所示，本实例中正反馈调谐电路可以包括：正反馈调谐电容Cadd。其中，正反馈调谐电容Cadd正端与NMOS管M3漏端、NMOS管M5源端相连；正反馈调谐电容Cadd负端与地GND相连。
实例2
本实例中运算放大器可以包括第一级增益电路、第二级增益电路、补偿电路和正反馈调谐电路。其中，第一级增益电路和第二级增益电路作为主信号路径，补偿电路提升放大器相位裕度，正反馈调谐电路抑制补偿电路引入的正反馈信号。
如图4所示，为本实例运算放大器的示例性电路结构。
如图4所示，本实例的运算放大器具有电源端VDD、同向输入端口VIP、反向输入端口VIN、输出端口Vout、以及偏置电压端口Vbias0/Vbias1/Vbias2。
如图4所示，本实例中第一级增益电路可以包括：NMOS管M1、M2、M3、M4、M5、M6和PMOS管M7、M8。其中，M1、M2为尾电流源，M3～M6为第一级放大电路(输入差分管)，M7～M8为电流镜负载电路。
NMOS管M3、M4栅端分别与运算放大器的同向输入端口VIP、反向输入端口VIN相连；M3、M4源端与NMOS管M2漏端及补偿电容Ctail负端相连；M3漏端与NMOS管M5源端及正反馈调谐电容Cadd正端相连；M4漏端与NMOS管M6源端相连。NMOS管M5、M6栅端与偏置电压端Vbias2相连；M5漏端与PMOS管M7漏端相连；M6漏端与PMOS管M8漏端相连，该连接处作为第一级增益电路的信号输出端OUT1，与第二级增益电路的信号输入端(即PMOS管M11栅端)相连。
PMOS管M7、M8栅端与NMOS管M5、PMOS管M7漏端相连；M7、M8源端分别连接到电源端VDD。
NMOS管M2栅端与偏置电压端Vbias1相连，M2源端与NMOS管M1漏端相连。NMOS管M1栅端与偏置电压端Vbias0相连，M1源端与地GND相连。
如图4所示，本实例中第二级增益电路可以包括：PMOS管M11和NMOS管M12、M13。其中，PMOS管M11栅端与第一级增益电路的信号输出端OUT1(即M6漏端与M8漏端的连接处)相连，M11源端与电源端VDD相连，M11漏端与运算放大器的输出端Vout、NMOS管M12漏端及补偿电容Ctail正端相连。NMOS管M12栅端与偏置电压端Vbias1相连；M12源端与NMOS管M13漏端相连。NMOS管M13栅端与偏置电压端Vbias0相连，M13源端与地GND相连。
如图4所示，本实例中补偿电路、正反馈调谐电路的结构及其连接关系与实例1相同，不再赘述。
实例3
本实例中运算放大器可以包括第一级增益电路、第二级增益电路、补偿电路和正反馈调谐电路。其中，第一级增益电路和第二级增益电路作为主信号路径，补偿电路提升放大器相位裕度，正反馈调谐电路抑制补偿电路引入的正反馈信号。
如图5所示，为本实例运算放大器的示例性电路结构。
如图5所示，本实例的运算放大器具有电源端VDD、同向输入端口VIP、反向输入端口VIN、输出端口Vout、以及偏置电压端口Vbias0/Vbias1/Vbias3。
如图5所示，本实例中第一级增益电路可以包括：NMOS管M1、M2、M3、M4和PMOS管M7、M8、M9、M10。其中，M1、M2为输入尾电流源，M3～M4为第一级放大电路(输入差分管)，M7～M10为电流镜负载电路。
NMOS管M3、M4栅端分别与运算放大器的同向输入端口VIP、反向输入端口VIN相连；M3、M4源端与NMOS管M2漏端和补偿电容Ctail负端相连；M3漏端与NMOS管M7漏端、正反馈调谐电容Cadd正端相连；M4漏端与NMOS管M8漏端相连。M4漏端与PMOS管M8漏端相连，且该连接处作为第一级增益电路的信号输出端OUT1与第二级增益电路的信号输入端(即PMOS管M11栅端)相连。
PMOS管M7、M8栅端与偏置电压端Vbias3相连；M7、M8源端分别与PMOS管M9、M10漏端相连。PMOS管M9、M10栅端与NMOS管M3、PMOS管M7漏端相连；M9、M10源端连接到电源端VDD。NMOS管M2栅端与偏置电压端Vbias1相连，M2源端与NMOS管M1漏端相连。NMOS管M1栅端与偏置电压端Vbias0相连，M1源端与地GND相连。
如图5所示，本实例中第二级增益电路可以包括：PMOS管M11和NMOS管M12、M13。其中，PMOS管M11栅端与第一级增益电路的信号输出端OUT1(即M4漏端与PMOS管M8漏端的连接处)相连；M11源端与电源端VDD相连；M11漏端与运算放大器的输出端Vout、NMOS管M12漏端及补偿电容Ctail正端相连。NMOS管M12栅端与偏置电压端Vbias1相连；M12源端与NMOS管M13漏端相连。NMOS管M13栅端与偏置电压端Vbias0相连，M13源端与地GND相连。
如图5所示，本实例中补偿电路可以包括：补偿电容Ctail。其中，补偿电容Ctail正端与运算放大器的输出端Vout连接，并与PMOS管M11漏端和NMOS管M12漏端相连；补偿电容Ctail负端与NMOS管M3、M4漏端以及NMOS管M2源端相连。
如图5所示，本实例中正反馈调谐电路可以包括：正反馈调谐电容Cadd。其中，正反馈调谐电容Cadd正端与NMOS管M3漏端、NMOS管M7漏端相连；正反馈调谐电容Cadd负端与地GND相连。
实例4
本实例中运算放大器可以包括第一级增益电路、第二级增益电路、补偿电路和正反馈调谐电路。其中，第一级增益电路和第二级增益电路作为主信号路径，补偿电路提升放大器相位裕度，正反馈调谐电路抑制补偿电路引入的正反馈信号。
如图6所示，为本实例运算放大器的示例性电路结构。
如图6所示，本实例的运算放大器具有电源端VDD、同向输入端口VIP、反向输入端口VIN、输出端口Vout、以及偏置电压端口Vbias1/Vbias2/Vbias3。
如图6所示，本实例中第一级增益电路可以包括：NMOS管M2、M3、M4和PMOS管M7、M8、M9、M10。其中，M2为尾电流源，M3～M6为第一级放大电路(输入差分管)，M7～M10为电流镜负载电路。
NMOS管M3、M4栅端分别与运算放大器的同向输入端口VIP，反向输入端口VIN相连；M3、M4源端与NMOS管M1漏端和补偿电容Ctail负端相连；M3漏端与NMOS管M5源端、正反馈调谐电容Cadd正端相连；M4漏端与NMOS管M6源端相连。NMOS管M5、M6栅端与偏置电压端Vbias2相连；M5漏端与PMOS管M7漏端以及PMOS管M9、M10栅端相连；M6漏端与PMOS管M8漏端相连，其连接处作为第一级增益电路的信号输出端OUT1与第二级增益电路的信号输入端(即PMOS管M11栅端)相连。
PMOS管M7、M8栅端与偏置电压端Vbias3相连；M7、M8源端分别与PMOS管M9、M10漏端相连。PMOS管M9、M10栅端与NMOS管M5、PMOS管M7漏端相连；M9、M10源端连接到电源端VDD。NMOS管M2栅端与偏置电压端Vbias1相连，M2源端与地GND相连。
如图6所示，本实例中第二级增益电路可以包括：PMOS管M11和NMOS管M12。其中，PMOS管M11栅端与第一级增益电路的信号输出端OUT1(即M6漏端与M8漏端的连接处)相连；M11源端与电源端VDD相连；M11漏端与运算放大器的输出端Vout、NMOS管M12漏端及补偿电容Ctail正端相连。NMOS管M12栅端与偏置电压端Vbias1相连；M12源端与地GND相连。
如图6所示，本实例中补偿电路可以包括：补偿电容Ctail。其中，补偿电容Ctail正端与运算放大器的输出端Vout连接，并与PMOS管M11漏端和NMOS管M12漏端相连；补偿电容Ctail负端与NMOS管M3、M4漏端以及NMOS管M2源端相连。
如图6所示，本实例中正反馈调谐电路可以包括：正反馈调谐电容Cadd。其中，正反馈调谐电容Cadd正端与NMOS管M3漏端、NMOS管M5源端相连；正反馈调谐电容Cadd负端与地GND相连。
实例5
本实例中运算放大器可以包括第一级增益电路、第二级增益电路、补偿电路和正反馈调谐电路。其中，第一级增益电路和第二级增益电路作为主信号路径，补偿电路提升放大器相位裕度，正反馈调谐电路抑制补偿电路引入的正反馈信号。
如图7所示，为运算放大器的示例性电路结构。
如图7所示，本实例的运算放大器具有电源端VDD、同向输入端口VIP、反向输入端口VIN、输出端口Vout、以及偏置电压端口Vbias0/Vbias1/Vbias2/Vbias3。
如图7所示，本实例中第一级增益电路可以包括：NMOS管M1、M2、M3、M4、M5、M6和PMOS管M7、M8、M9、M10。其中，M1、M2为尾电流源，M3～M6为第一级放大电路(输入差分管)，M7～M10为电流镜负载电路。
NMOS管M3、M4栅端分别与运算放大器的同向输入端口VIP，反向输入端口VIN相连；M3、M4源端与NMOS管M2漏端和补偿电容Ctail负端相连；M3漏端与NMOS管M5源端、正反馈调谐电容Cadd正端相连；M4漏端与NMOS管M6源端相连。NMOS管M5、M6栅端与偏置电压端Vbias2相连；M5漏端与PMOS管M7漏端以及PMOS管M9、M10栅端相连；M6漏端与PMOS管M8漏端的连接处作为第一级增益电路的信号输出端OUT1，与PMOS管M11栅端相连。
PMOS管M7、M8栅端与偏置电压端Vbias3相连；M7、M8源端分别与PMOS管M9、M10漏端相连。PMOS管M9、M10栅端与NMOS管M5、PMOS管M7漏端相连；M9、M10源端连接到电源端VDD。
NMOS管M2栅端与偏置电压端Vbias1相连，M2源端与NMOS管M1漏端相连。NMOS管M1栅端与偏置电压端Vbias0相连，M1源端与地GND相连。
如图7所示，本实例中第二级增益电路可以包括：PMOS管M11和NMOS管M12、M13。其中，PMOS管M11栅端与第一级增益电路的信号输出端OUT1(即M6漏端与M8漏端的连接处)相连；M11源端与电源端VDD相连；M11漏端与运算放大器的输出端Vout、NMOS管M12漏端及补偿电容Ctail正端相连。NMOS管M12栅端与偏置电压端Vbias1相连；M12源端与NMOS管M13漏端相连。NMOS管M13栅端与偏置电压端Vbias0相连，M13源端与地GND相连。
如图7所示，本实例中补偿电路可以包括：补偿电容Ctail和补偿电阻Rtail。其中，补偿电阻Rtail正端与运算放大器的输出端Vout连接，并与PMOS管M11漏端和NMOS管M12漏端相连；补偿电容Ctail负端与NMOS管M3、M4漏端以及NMOS管M2源端相连，补偿电容Ctail正端与补偿电阻Rtail负端相连。需要说明的是，实际应用中补偿电容Ctail和补偿电阻Rtail的连接次序不限。换言之，除上述连接方式之外，还可以采用如下连接方式：补偿电阻Rtail负端与NMOS管M3、M4漏端以及NMOS管M2源端连接，补偿电容Ctail正端与运算放大器的输出端Vout连接、并与PMOS管M11漏端和NMOS管M12漏端相连，补偿电阻Rtail正端与补偿电容Ctail负端相连。
如图7所示，本实例中正反馈调谐电路可以包括：正反馈调谐电容Cadd。其中，正反馈调谐电容Cadd正端与NMOS管M3漏端、NMOS管M5源端相连；正反馈调谐电容Cadd负端与地GND相连。
下面将图8所示基于密勒补偿的运算放大器、图9所示基于共源共栅补偿的运算放大器，与本申请实施例基于尾电流补偿的运算放大器进行对比，说明本申请实施例基于尾电流补偿的运算放大器在高频处电源抑制性能更佳的原因。
如图8所示为基于密勒补偿的运算放大器，输出管尺寸一般较大，高频率时需要考虑M11栅源寄生电容Cgs11引入的电源抑制恶化。随着频率升高，电源上的干扰通过Cgs11耦合到M11栅端，然后再通过密勒补偿电阻Rmc和密勒补偿电容Cmc耦合到输出端Vout，从而恶化运算放大器在高频处的电源抑制。
如图9所示为基于共源共栅补偿的运算放大器，由于补偿电容Ccas不连接到PMOS输出管栅端，高频率分析时不需要考虑M11栅源寄生电容Cgs11。具体来说，随着频率升高，电源上的干扰通过PMOS管M10、M8和NMOS管M6耦合到M4漏端，然后再通过共源共栅补偿电容Ccas耦合到输出端Vout。由于M10、M8和M6对电源噪声的抑制高于栅源寄生电容Cgs11，因此通过补偿电容耦合到输出端的电源噪声远远低于密勒补偿结构，因此提升了运算放大器在高频处的电源抑制。
如图10所示为本申请实施例中基于尾电流补偿的运算放大器的示例性电路结构，由于补偿电容Ctail不连接到PMOS输出管栅端，高频率分析时同样不需要考虑M11栅源寄生电容Cgs11。随着频率升高，电源上的干扰通过PMOS管M10、M8和NMOS管M6、M4耦合到M1漏端，然后再通过尾电流补偿电容Ctail耦合到输出端Vout。由于M5源端有对地的前馈调谐电容Cadd，因此从M9、M10和M5耦合的电源噪声之间短路到地，不会耦合到输出端。这样，尾电流补偿电容经过了更多的抑制路径，因此通过补偿电容耦合到输出端的电源噪声低于共源共栅补偿结构，因此在高频处的电源抑制特性更佳。
如图11所示，本申请实施例的运算放大器引入尾电流补偿电容Ctail后，存在输出信号经过M3、M5、M10、M8和M11的正反馈环路。如此，通过引入正反馈调谐电路可衰减正反馈环路增益。本申请实施例中，如图11所示，正反馈调谐电路的一种实现方式是采用对地电容Cadd，该对地电容Cadd连接到M3的漏端和M5的源端，可保证运算放大器的稳定性。
下面对密勒补偿、共源共栅补偿和尾电流补偿的运算放大器搭建LDO电路时的电路稳定性进行说明。
基于密勒补偿、共源共栅补偿、尾电流补偿的运算放大器中补偿器件值和补偿结果的对比如下表1所示，表1给出了同样相位裕度情况下，补偿器件的取值和补偿结果比较。可以看到，同样相位裕度条件下，尾电流补偿的补偿电容最小，增益裕度最高；密勒补偿的补偿电容最大，增益裕度最低。
表1
Figure BDA0002195444780000141
图12给出了基于不同补偿方式的运算放大器构建LDO时电源抑制性能的仿真结果，其中，实线对应尾电流补偿(Tail Compensation)，两条虚线分别对应共源共栅补偿(Cascode Compensation)和密勒补偿(Miller Compensation)。由图12可看到，基于密勒补偿的运算放大器构建LDO的最大电源抑制比(PSRR，Power Supply Rejection Ratio)为-4.90dB；基于共源共栅补偿的运算放大器构建LDO的PSRR为-12.64dB；而本申请实施例基于尾电流补偿的运算放大器构建LDO的最大PSRR为-25.19dB。由此可知，本申请实施例基于尾电流补偿的运算放大器构建LDO时在较高频率处的PSRR可以提升20dB。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (10)

1.一种运算放大器，包括相连第一级增益电路和第二级增益电路，所述第一级增益电路设置有输入端，所述第二级增益电路设置有输出端，所述第一级增益电路至少包括尾电流源，其特征在于，所述运算放大器还包括尾电流补偿电路，其中
所述尾电流补偿电路的一端与所述尾电流源相连，另一端与所述第二级增益电路上的输出端相连，所述尾电流补偿电路用于将输出信号补偿到所述尾电流源处。
2.如权利要求1所述的运算放大器，其特征在于，
所述尾电流补偿电路包括补偿电容。
3.如权利要求2所述的运算放大器，其特征在于，所述尾电流补偿电路还包括与所述补偿电容串联的补偿电阻。
4.如权利要求1所述的运算放大器，其特征在于，还包括：正反馈调谐电路，其中，
所述正反馈调谐电路一端与所述第一级增益电路相连，另一端接地，用于抑制尾电流补偿电路引入的正反馈通路。
5.如权利要求4所述的运算放大器，其特征在于，所述正反馈调谐电路包括如下之一或其串并联组合：
电容；
电阻；
电感；
有源器件。
6.如权利要求1所述的运算放大器，其特征在于，
所述第一级增益电路还包括相连的第一级放大电路和电流镜负载电路，所述第一级放大电路与所述尾电流源和所述尾电流补偿电路相连。
7.如权利要求6所述的运算放大器，其特征在于，所述第一级放大电路包括如下之一：
差分输入、单端输出的共源共栅放大电路；
差分输入、单端输出的共源放大电路。
8.如权利要求7所述的运算放大器，其特征在于，所述第二级增益电路包括如下之一：
单端输入、单端输出的共源放大电路；
单端输入、单端输出的共源共栅放大电路。
9.如权利要求6所述的运算放大器，其特征在于，
所述第一级放大电路包括：差分输入、差分输出的放大电路；
所述第二级增益电路包括：差分输入、单端输出的放大电路。
10.如权利要求6所述的运算放大器，其特征在于，
所述电流镜负载电路包括共源共栅电流镜电路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009284150A (ja) * 2008-05-21 2009-12-03 Panasonic Corp オフセットキャンセル回路及び表示装置
TWI418802B (zh) 2008-07-09 2013-12-11 Analog Devices Inc 用於儀表系統之綜合前端
US9294042B2 (en) * 2013-03-15 2016-03-22 Rf Micro Devices (Cayman Islands), Ltd. Power amplifier system with supply modulation mitigation circuitry and methods
US9071205B2 (en) * 2013-06-07 2015-06-30 Analog Devices, Inc. Single input class-AB rail-to-rail output stage
CN104767496B (zh) 2014-08-27 2018-12-11 北京中电华大电子设计有限责任公司 一种提高运算放大器电源抑制比的频率补偿电路
US9716470B2 (en) * 2015-05-21 2017-07-25 Analog Devices, Inc. Apparatus and methods for compensating an operational amplifier
CN105720927B (zh) 2016-01-21 2018-03-27 中国电子科技集团公司第二十四研究所 一种频率补偿的跨导放大器
CN106026954B (zh) 2016-05-10 2019-02-19 中国电子科技集团公司第二十四研究所 运算放大器频率补偿电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114879794A (zh) * 2022-05-25 2022-08-09 西安微电子技术研究所 用于ldo频率补偿的片内电容实现电路及ldo电路

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