JP2022538330A - 演算増幅器 - Google Patents

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Abstract

一段目ゲイン回路と、二段目ゲイン回路と、テール電流補償回路とを含む演算増幅器であって、前記一段目ゲイン回路は、前記二段目ゲイン回路に接続され、前記一段目ゲイン回路には入力端が設けられ、前記二段目ゲイン回路には出力端が設けられ、前記一段目ゲイン回路は、少なくともテール電流源を含み、前記テール電流補償回路の第一端は、前記テール電流源に接続され、前記テール電流補償回路の第二端は、前記二段目ゲイン回路の出力端に接続され、前記テール電流補償回路は、前記二段目ゲイン回路の出力端の出力信号を前記テール電流源に補償するように設けられている演算増幅器。

Description

［関連出願の相互参照］
本出願は、２０１９年９月９日に中国特許庁に提出された、出願番号が２０１９１０８４６５１２．２である中国特許出願の優先権を主張しており、同出願の内容の全ては、本出願に参照として取り込まれる。
［技術分野］
本明細書は、演算増幅器に関するが、それに限らない。
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、相補型金属酸化物半導体）プロセスの発展とシステムオンチップＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ、集積システムチップ）のシステム化の度合いの向上に伴い、無線送受信チップとしてのＳｏＣチップは、無線周波数送受信機、デジタルアナログ変換器、アナログデジタル変換器を集積しただけでなく、デジタルシグナルプロセッサなどの大規模なデジタル回路も集積している。無線周波数回路は、電源ノイズ干渉に比較的に敏感であり、電源ノイズは、直接的に無線周波数回路の性能に影響を与える。特に、比較的に高い周波数での電源ノイズは、有効周波数点に変調され、最終的には受信及び送信性能に影響を与える。
低消費電力、低ドロップアウトのＬＤＯ（Ｌｏｗ Ｄｒｏｐｏｕｔ Ｒｅｇｕｌａｔｏｒ、低ドロップアウトリニアレギュレータ）回路は、キー回路に電力を供給し、電源ノイズを抑制することを図るキーデバイスである。現在では、一般的には電源抑制比を用いてＬＤＯのノイズ抑制能力を判定する。演算増幅器は、ＬＤＯ内のコアモジュールとして、その電源抑制比が直接的にＬＤＯ回路全体の電源抑制性能に影響を与えるため、演算増幅器の電源抑制特性を向上させることでシステム性能を確保する必要がある。
現在では、主にカスコード、負帰還、追加的電源抑制回路などの技術を採用して演算増幅器の電源抑制特性を改善する。同時に、演算増幅器が正常に作動できることを確保するために、さらにミラー補償、カスコード補償を採用して演算増幅器の安定性を向上させる。しかし、ミラー補償、カスコード補償は、電源抑制の悪化を引き起こし、特に比較的に高い周波数での電源抑制の悪化を引き起こす。
本出願の実施例は、高周波数での電源抑制の悪化を回避するための演算増幅器を提供する。
本出願の実施例は、一段目ゲイン回路と、二段目ゲイン回路と、テール電流補償回路とを含む演算増幅器であって、前記一段目ゲイン回路は、前記二段目ゲイン回路に接続され、前記一段目ゲイン回路には入力端が設けられ、前記二段目ゲイン回路には出力端が設けられ、前記一段目ゲイン回路は、少なくともテール電流源を含み、前記テール電流補償回路の第一端は、前記テール電流源に接続され、前記テール電流補償回路の第二端は、前記二段目ゲイン回路の出力端に接続され、前記テール電流補償回路は、前記二段目ゲイン回路の出力端の出力信号を前記テール電流源に補償するように設けられている演算増幅器を提供する。
本出願の一実施例による演算増幅器の構造概略図である。 本出願の別の実施例による演算増幅器の構造概略図である。 本出願による演算増幅器の例示的な回路の構造図である。 本出願による演算増幅器の別の例示的な回路の構造図である。 本出願による演算増幅器のさらに別の例示的な回路の構造図である。 本出願による演算増幅器のさらに別の例示的な回路の構造図である。 本出願による演算増幅器のさらに別の例示的な回路の構造図である。 ミラー補償に基づく演算増幅器の回路構造概略図である。 カスコード補償に基づく演算増幅器の回路構造概略図である。 本出願の一実施例によるテール電流補償に基づく演算増幅器の電源抑制原理図である。 本出願の一実施例によるテール電流補償に基づく演算増幅器の正帰還抑制原理図である。 異なる補償方式に基づく演算増幅器がＬＤＯを構築する電源抑制シミュレーション結果比較概略図である。
出願の関連技術では、演算増幅器が正常であることを確保するために、ミラー補償、カスコード補償を採用して増幅器の安定性を向上させる。このとき、電源ノイズは、補償コンデンサを介して直接的に演算増幅器の出力端に結合され、これにより、演算増幅器の電源抑制特性を低下させ、電源抑制の悪化、特に、比較的に高い周波数での電源抑制の悪化を引き起こす。換言すれば、ミラー補償、カスコード補償を採用した演算増幅器は、電源抑制の悪化を引き起こし、特に比較的に高い周波数での電源抑制の悪化を引き起こす。
本出願の一実施例は、図１に示すように、一段目ゲイン回路と、二段目ゲイン回路と、テール電流補償回路とを含む演算増幅器を提供する。
そのうち、一段目ゲイン回路は、二段目ゲイン回路に接続され、前記一段目ゲイン回路には入力端が設けられ、前記二段目ゲイン回路には出力端が設けられ、前記一段目ゲイン回路は、少なくともテール電流源を含む。
前記テール電流補償回路の第一端は、前記テール電流源に接続され、前記テール電流補償回路の第二端は、前記二段目ゲイン回路の出力端に接続され、前記テール電流補償回路は、二段目ゲイン回路の出力端の出力信号を前記テール電流源に補償するように設けられている。
本出願の実施例は、従来の極分離のミラー補償技術の代わりに、テール電流補償回路を採用して、高周波数での補償コンデンサの導入により引き起こされる電源抑制の悪化を緩和し、テール電流補償回路により、回路安定性を確保すると共に、演算増幅器の電源抑制特性を向上させる。
図１に示すように、一実施例では、前記演算増幅器は、正帰還同調回路をさらに含み、前記正帰還同調回路の第一端が前記一段目ゲイン回路に接続され、前記正帰還同調回路の第二端が接地され、正帰還同調回路は、テール電流補償回路によって引き込まれる正帰還信号を抑制するように設けられている。
本実施例では、一段目ゲイン回路は、差動信号の入力と増幅を実現する。二段目ゲイン回路は、一段目ゲイン回路の出力信号の増幅を実現すると共に、回路負荷を駆動する。テール電流補償回路は、追加的ゼロポールを引き込み、演算増幅器の正常の閉ループ動作を実現する。正帰還同調回路は、テール電流補償回路によって引き込まれる正帰還の経路を遮断する。
図２に示すように、前記入力端は、非反転入力端と、反転入力端とを含んでもよく、前記一段目ゲイン回路は、この非反転入力端と反転入力端とを接続する。
図２に示すように、本出願による演算増幅器は、電源端をさらに含んでもよく、一段目ゲイン回路と二段目ゲイン回路は、いずれも前記電源端に接続され、前記電源端には、電源が外付けされ、前記電源端は、この外付けされた電源により演算増幅器に電力を供給する。
本出願の実施例では、演算増幅器の主増幅回路は、一段目ゲイン回路と二段目ゲイン回路とを含んでもよく、一段目ゲイン回路と二段目ゲイン回路とによって主信号経路を形成し、テール電流補償回路に基づいて左半平面ゼロ点を形成し、位相余裕を改善して増幅器の安定性を向上させ、正帰還抑制回路によってテール電流補償回路が引き込む正帰還信号を抑制する。
図２に示すように、一実施例では、前記一段目ゲイン回路は、一段目増幅回路とカレントミラー負荷回路とをさらに含み、一段目増幅回路は、カレントミラー負荷回路に接続され、前記一段目増幅回路は、前記テール電流源と前記テール電流補償回路とに接続される。
一実施例では、前記正帰還同調回路は、一段目増幅回路に接続される。別の実施例では、前記正帰還同調回路は、一段目増幅回路とカレントミラー負荷回路とに接続される。
前記一段目増幅回路は、入力差動ペアトランジスタを含んでもよく、前記テール電流補償回路の第一端は、前記入力差動ペアトランジスタの共通ソース端と前記テール電流源との接続箇所に接続され、前記テール電流補償回路の第二端は、前記二段目ゲイン回路の前記出力端に接続されている。このように、テール電流補償の作用を果たすことができる。
前記入力差動ペアトランジスタとは、一段目ゲイン回路においてそれぞれ演算増幅器の非反転入力端、反転入力端に接続された二つの金属酸化物半導体（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＭＯＳ）トランジスタである。これら二つのＭＯＳトランジスタは、いずれもＮ型金属酸化物半導体（Ｎｅｇａｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＮＭＯＳ）トランジスタであってもよいし、いずれもＰ型金属酸化物半導体（Ｐｏｓｉｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＰＭＯＳ）トランジスタであってもよい。テール電流源は、一段目ゲイン回路の一部として、一定のテール電流の生成を担当し、少なくとも一つのＭＯＳトランジスタによって実現されてもよい。例えば、以下の図３～図６に示す回路構造では、入力差動ペアトランジスタは、ＮＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４である。さらに例えば、以下の図３に示す回路構造では、ＮＭＯＳトランジスタＭ１、Ｍ２を含む構造は、一段目ゲイン回路のテール電流源であり、以下の図６に示す回路構造では、ＮＭＯＳトランジスタＭ２を含む構造は、一段目ゲイン回路のテール電流源である。
以上のように、本出願の実施例は、テール電流補償に基づく演算増幅器を提供し、テール電流補償回路を採用して、二段目ゲイン回路の出力端における出力信号を、入力差動ペアトランジスタの共通ソース端とテール電流源との接続箇所に補償し、テール電流補償回路は、左半平面ゼロ点を形成することができ、これにより、位相余裕を改善し、比較的に高い周波数で電源ノイズが直接的に二段目ゲイン回路の出力端に結合されることを回避し、それにより電源抑制の悪化を回避する。
本出願の一実現形態では、一段目増幅回路は、差動入力、シングルエンド出力のカスコード増幅回路であってもよい。それ以外、この一段目増幅回路は、回路ゲインを提供可能であり、かつ差動入力、シングルエンド出力を有する他の回路構造であってもよい。例えば、一段目増幅回路は、さらに、差動入力、シングルエンド出力の共通ソース増幅回路、又は、差動入力、差動出力の増幅回路であってもよい。本明細書は、一段目増幅回路の構造を限定しない。
本出願の一実現形態では、二段目ゲイン回路は、シングルエンド入力、シングルエンド出力の共通ソース増幅回路であってもよい。それ以外、この二段目ゲイン回路は、回路ゲインを提供可能であり、かつシングルエンド入力、シングルエンド出力を有する他の回路構造であってもよい。例えば、二段目ゲイン回路は、さらに、シングルエンド入力、シングルエンド出力のカスコード増幅回路、又は、差動入力、シングルエンド出力の増幅回路であってもよい。本明細書は、二段目ゲイン回路の構造を限定しない。
そのうち、一段目増幅回路が差動入力、シングルエンド出力のカスコード増幅回路、又は、差動入力、シングルエンド出力の共通ソース増幅回路である場合、前記二段目ゲイン回路は、シングルエンド入力、シングルエンド出力の共通ソース増幅回路、又は、シングルエンド入力、シングルエンド出力のカスコード増幅回路であってもよい。
一段目増幅回路が差動入力、差動出力の増幅回路である場合、前記二段目ゲイン回路は、差動入力、シングルエンド出力の増幅回路であってもよい。
本出願の実施例では、一段目増幅回路の信号出力端は、二段目ゲイン回路の信号入力端に接続されている。例えば、以下の図３、図４、図６に示す回路構造では、Ｍ６のドレイン端とＰＭＯＳトランジスタＭ８のドレイン端との接続箇所が一段目増幅回路の信号出力端ＯＵＴ１とされ、それが二段目ゲイン回路の信号入力端であるＭ１１のゲート端に接続されている。さらに例えば、以下の図５に示す回路構造では、Ｍ４のドレイン端とＭ８のドレイン端との接続箇所が一段目増幅回路の信号出力端とされ、それが二段目ゲイン回路の信号入力端であるＭ１１のゲート端に接続されている。
本出願の実施例では、正帰還同調回路は、正帰還同調コンデンサを含んでもよく、この正帰還同調コンデンサの正端が一段目ゲイン回路に接続され、この正帰還同調コンデンサの負端がグランドＧＮＤに接続されることにより、テール電流補償回路により形成される、一段目ゲイン回路へ出力される正帰還信号を抑制する。一実現形態では、この正帰還同調コンデンサの正端は、一段目ゲイン回路の入力差動ペアトランジスタのうち、演算増幅器の非反転入力端に接続されたＭＯＳトランジスタのドレイン端に接続されている。なお、本出願の実施例による正帰還同調回路は、コンデンサ、抵抗、インダクタンス、能動デバイスのうちの一つ又は以上の四つのデバイスのうちの少なくとも二つの直並列組み合わせを含んでもよい。本明細書は、正帰還同調回路の構造を限定しない。
本出願の実施例では、前記テール電流補償回路は、補償コンデンサを含んでもよく、そのうち、この補償コンデンサの負端は、前記一段目ゲイン回路における入力差動ペアトランジスタとテール電流源との接続箇所に接続され、前記補償コンデンサの正端は、前記二段目ゲイン回路の出力端に接続されている。なお、本出願の実施例によるテール電流補償回路は、図７に示すように、補償コンデンサと補償抵抗の直列構造を採用して実現されてもよい。また、テール電流補償回路もコンデンサ、抵抗、インダクタのうちの一種類又は以上の三種類のデバイスのうちの少なくとも二種類の直並列組み合わせであってもよく、同様に能動デバイスで実現されてもよい。
以上から分かるように、本出願の実施例による演算増幅器は、テール電流補償により、ミラー補償回路の補償コンデンサと電源ノイズとを分離し、比較的に高い周波数でのミラー補償回路の補償コンデンサにより引き起こされる電源抑制の悪化を回避した。また、入力差動ペアトランジスタと入力共通ゲートトランジスタとにより、より大きな電流ゲインを提供できるので、同じ位相余裕のミラー補償、カスコード補償回路よりも、テール電流補償に基づくテール電流補償回路の方が補償コンデンサの容量値に対する要求が小さい。
以下は、本出願の実施例による演算増幅器の実現形態について説明する。
一実施例では、演算増幅器は、一段目ゲイン回路と、二段目ゲイン回路と、テール電流補償回路と、正帰還同調回路とを含んでもよい。そのうち、一段目ゲイン回路と二段目ゲイン回路を主信号経路とし、テール電流補償回路は、増幅器の位相余裕を向上させ、正帰還同調回路は、テール電流補償回路によって引き込まれる正帰還信号を抑制する。
図３は、本実施例における演算増幅器の例示的な回路構造図である。
図３に示すように、本例の演算増幅器は、電源端ＶＤＤ、非反転入力ポートＶＩＰ、反転入力ポートＶＩＮ、出力ポートＶｏｕｔ、及びバイアス電圧ポートＶｂｉａｓ０／Ｖｂｉａｓ１／Ｖｂｉａｓ２／Ｖｂｉａｓ３を有する。
図３に示すように、本例における一段目ゲイン回路は、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６と、ＰＭＯＳトランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０とを含んでもよい。そのうち、Ｍ１、Ｍ２はテール電流源であり、Ｍ３～Ｍ６は一段目増幅回路（入力差動ペアトランジスタ）であり、Ｍ７～Ｍ１０はカレントミラー負荷回路である。
ＮＭＯＳトランジスタＭ３のゲート端は、演算増幅器の非反転入力ポートＶＩＰに接続され、ＮＭＯＳトランジスタＭ４のゲート端は、演算増幅器の反転入力ポートＶＩＮに接続されており、Ｍ３、Ｍ４のソース端は、ＮＭＯＳトランジスタＭ２のドレイン端と補償コンデンサＣｔａｉｌの負端に接続されており、Ｍ３のドレイン端は、ＮＭＯＳトランジスタＭ５のソース端、正帰還同調コンデンサＣａｄｄの正端に接続されており、Ｍ４のドレイン端は、ＮＭＯＳトランジスタＭ６のソース端に接続されている。ＮＭＯＳトランジスタＭ５、Ｍ６のゲート端は、バイアス電圧端Ｖｂｉａｓ２に接続されており、Ｍ５のドレイン端は、ＰＭＯＳトランジスタＭ７のドレイン端及びＰＭＯＳトランジスタＭ９、Ｍ１０のゲート端に接続されており、Ｍ６のドレイン端とＰＭＯＳトランジスタＭ８のドレイン端との接続箇所は、一段目ゲイン回路の信号出力端ＯＵＴ１とされ、一段目ゲイン回路の信号出力端ＯＵＴ１は、ＰＭＯＳトランジスタＭ１１のゲート端に接続されている。
ＰＭＯＳトランジスタＭ７、Ｍ８のゲート端は、バイアス電圧端Ｖｂｉａｓ３に接続されており、Ｍ７のソース端は、ＰＭＯＳトランジスタＭ９のドレイン端に接続されており、Ｍ８のソース端は、ＰＭＯＳトランジスタＭ１０のドレイン端に接続されている。ＰＭＯＳトランジスタＭ９、Ｍ１０のゲート端は、ＮＭＯＳトランジスタＭ５のドレイン端及びＰＭＯＳトランジスタＭ７のドレイン端に接続されており、Ｍ９、Ｍ１０のソース端は、電源端ＶＤＤに接続されている。
ＮＭＯＳトランジスタＭ２のゲート端は、バイアス電圧端Ｖｂｉａｓ１に接続されており、Ｍ２のソース端は、ＮＭＯＳトランジスタＭ１のドレイン端に接続されている。ＮＭＯＳトランジスタＭ１のゲート端は、バイアス電圧端Ｖｂｉａｓ０に接続されており、Ｍ１のソース端は、グランドＧＮＤに接続されている。
図３に示すように、本例における二段目ゲイン回路は、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２、Ｍ１３とを含んでもよい。そのうち、ＰＭＯＳトランジスタＭ１１のゲート端は、一段目ゲイン回路の信号出力端ＯＵＴ１（即ち、Ｍ６のドレイン端とＭ８のドレイン端との接続箇所）に接続されており、Ｍ１１のソース端は、電源端ＶＤＤに接続されており、Ｍ１１のドレイン端は、演算増幅器の出力端Ｖｏｕｔ、ＮＭＯＳトランジスタＭ１２のドレイン端、及び補償コンデンサＣｔａｉｌの正端に接続されている。ＮＭＯＳトランジスタＭ１２のゲート端は、バイアス電圧端Ｖｂｉａｓ１に接続されており、Ｍ１２のソース端は、ＮＭＯＳトランジスタＭ１３のドレイン端に接続されている。ＮＭＯＳトランジスタＭ１３のゲート端は、バイアス電圧端Ｖｂｉａｓ０に接続され、Ｍ１３のソース端は、グランドＧＮＤに接続されている。
図３に示すように、本例における補償回路は、補償コンデンサＣｔａｉｌを含んでもよい。そのうち、補償コンデンサＣｔａｉｌの正端は、演算増幅器の出力端Ｖｏｕｔに接続され、かつＰＭＯＳトランジスタＭ１１のドレイン端とＮＭＯＳトランジスタＭ１２のドレイン端に接続されており、補償コンデンサＣｔａｉｌの負端は、ＮＭＯＳトランジスタＭ３、Ｍ４のソース端及びＮＭＯＳトランジスタＭ２のドレイン端に接続されている。
図３に示すように、本例における正帰還同調回路は、正帰還同調コンデンサＣａｄｄを含んでもよい。そのうち、正帰還同調コンデンサＣａｄｄの正端は、ＮＭＯＳトランジスタＭ３のドレイン端、ＮＭＯＳトランジスタＭ５のソース端に接続されており、正帰還同調コンデンサＣａｄｄの負端は、グランドＧＮＤに接続されている。
一実施例では、演算増幅器は、一段目ゲイン回路と、二段目ゲイン回路と、テール電流補償回路と、正帰還同調回路とを含んでもよい。そのうち、一段目ゲイン回路と二段目ゲイン回路を主信号経路とし、テール電流補償回路は、増幅器の位相余裕を向上させ、正帰還同調回路は、テール電流補償回路によって引き込まれる正帰還信号を抑制する。
図４は、本例における演算増幅器の例示的な回路構造図である。
図４に示すように、本例における演算増幅器は、電源端ＶＤＤ、非反転入力ポートＶＩＰ、反転入力ポートＶＩＮ、出力ポートＶｏｕｔ、及びバイアス電圧ポートＶｂｉａｓ０／Ｖｂｉａｓ１／Ｖｂｉａｓ２を有する。
図４に示すように、本例における一段目ゲイン回路は、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６と、ＰＭＯＳトランジスタＭ７、Ｍ８とを含んでもよい。そのうち、Ｍ１、Ｍ２はテール電流源であり、Ｍ３～Ｍ６は一段目増幅回路（入力差動ペアトランジスタ）であり、Ｍ７～Ｍ８はカレントミラー負荷回路である。
ＮＭＯＳトランジスタＭ３のゲート端は、演算増幅器の非反転入力ポートＶＩＰに接続され、ＮＭＯＳトランジスタＭ４のゲート端は、演算増幅器の反転入力ポートＶＩＮに接続されており、Ｍ３、Ｍ４のソース端は、ＮＭＯＳトランジスタＭ２のドレイン端及び補償コンデンサＣｔａｉｌの負端に接続されており、Ｍ３のドレイン端は、ＮＭＯＳトランジスタＭ５のソース端及び正帰還同調コンデンサＣａｄｄの正端に接続されており、Ｍ４のドレイン端は、ＮＭＯＳトランジスタＭ６のソース端に接続されている。ＮＭＯＳトランジスタＭ５、Ｍ６のゲート端は、バイアス電圧端Ｖｂｉａｓ２に接続されており、Ｍ５のドレイン端は、ＰＭＯＳトランジスタＭ７のドレイン端に接続されており、Ｍ６のドレイン端は、ＰＭＯＳトランジスタＭ８のドレイン端に接続されており、この接続箇所は、一段目ゲイン回路の信号出力端ＯＵＴ１とされ、一段目ゲイン回路の信号出力端ＯＵＴ１は、二段目ゲイン回路の信号入力端（即ち、ＰＭＯＳトランジスタＭ１１のゲート端）に接続されている。
ＰＭＯＳトランジスタＭ７、Ｍ８のゲート端は、ＮＭＯＳトランジスタＭ５、ＰＭＯＳトランジスタＭ７のドレイン端に接続されており、Ｍ７、Ｍ８のソース端は、それぞれ電源端ＶＤＤに接続されている。
ＮＭＯＳトランジスタＭ２のゲート端は、バイアス電圧端Ｖｂｉａｓ１に接続されており、Ｍ２のソース端は、ＮＭＯＳトランジスタＭ１のドレイン端に接続されている。ＮＭＯＳトランジスタＭ１のゲート端は、バイアス電圧端Ｖｂｉａｓ０に接続され、Ｍ１のソース端は、グランドＧＮＤに接続されている。
図４に示すように、本例における二段目ゲイン回路は、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２、Ｍ１３とを含んでもよい。そのうち、ＰＭＯＳトランジスタＭ１１のゲート端は、一段目ゲイン回路の信号出力端ＯＵＴ１（即ち、Ｍ６のドレイン端とＭ８のドレイン端との接続箇所）に接続されており、Ｍ１１のソース端は、電源端ＶＤＤに接続されており、Ｍ１１のドレイン端は、演算増幅器の出力端Ｖｏｕｔ、ＮＭＯＳトランジスタＭ１２のドレイン端、及び補償コンデンサＣｔａｉｌの正端に接続されている。ＮＭＯＳトランジスタＭ１２のゲート端は、バイアス電圧端Ｖｂｉａｓ１に接続されており、Ｍ１２のソース端は、ＮＭＯＳトランジスタＭ１３のドレイン端に接続されている。ＮＭＯＳトランジスタＭ１３のゲート端は、バイアス電圧端Ｖｂｉａｓ０に接続され、Ｍ１３のソース端は、グランドＧＮＤに接続されている。
図４に示すように、本例における補償回路、正帰還同調回路の構造及びその接続関係は、図３に対応する例と同じであり、説明を省略する。
一実施例では、演算増幅器は、一段目ゲイン回路と、二段目ゲイン回路と、テール電流補償回路と、正帰還同調回路とを含んでもよい。そのうち、一段目ゲイン回路と二段目ゲイン回路を主信号経路とし、テール電流補償回路は、増幅器の位相余裕を向上させ、正帰還同調回路は、テール電流補償回路によって引き込まれる正帰還信号を抑制する。
図５は、本例における演算増幅器の例示的な回路構造図である。
図５に示すように、本例における演算増幅器は、電源端ＶＤＤ、非反転入力ポートＶＩＰ、反転入力ポートＶＩＮ、出力ポートＶｏｕｔ、及びバイアス電圧ポートＶｂｉａｓ０／Ｖｂｉａｓ１／Ｖｂｉａｓ３を有する。
図５に示すように、本例における一段目ゲイン回路は、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４と、ＰＭＯＳトランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０とを含んでもよい。そのうち、Ｍ１、Ｍ２はテール電流源であり、Ｍ３～Ｍ４は一段目増幅回路（入力差動ペアトランジスタ）であり、Ｍ７～Ｍ１０はカレントミラー負荷回路である。
ＮＭＯＳトランジスタＭ３のゲート端は、演算増幅器の非反転入力ポートＶＩＰに接続され、ＮＭＯＳトランジスタＭ４のゲート端は、演算増幅器の反転入力ポートＶＩＮに接続されており、Ｍ３、Ｍ４のソース端は、ＮＭＯＳトランジスタＭ２のドレイン端と補償コンデンサＣｔａｉｌの負端に接続されており、Ｍ３のドレイン端は、ＮＭＯＳトランジスタＭ７のドレイン端、正帰還同調コンデンサＣａｄｄの正端に接続されており、Ｍ４のドレイン端は、ＮＭＯＳトランジスタＭ８のドレイン端に接続されている。Ｍ４のドレイン端は、ＰＭＯＳトランジスタＭ８のドレイン端に接続されており、かつこの接続箇所は、一段目ゲイン回路の信号出力端ＯＵＴ１とされ、一段目ゲイン回路の信号出力端ＯＵＴ１は、二段目ゲイン回路の信号入力端（即ち、ＰＭＯＳトランジスタＭ１１のゲート端）に接続されている。
ＰＭＯＳトランジスタＭ７、Ｍ８のゲート端は、バイアス電圧端Ｖｂｉａｓ３に接続されており、Ｍ７のソース端は、ＰＭＯＳトランジスタＭ９のドレイン端に接続されており、Ｍ８のソース端は、ＰＭＯＳトランジスタＭ１０のドレイン端に接続されている。ＰＭＯＳトランジスタＭ９、Ｍ１０のゲート端は、ＮＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ７のドレイン端に接続されており、Ｍ９、Ｍ１０のソース端は、電源端ＶＤＤに接続されている。ＮＭＯＳトランジスタＭ２のゲート端は、バイアス電圧端Ｖｂｉａｓ１に接続されており、Ｍ２のソース端は、ＮＭＯＳトランジスタＭ１のドレイン端に接続されている。ＮＭＯＳトランジスタＭ１のゲート端は、バイアス電圧端Ｖｂｉａｓ０に接続され、Ｍ１のソース端は、グランドＧＮＤに接続されている。
図５に示すように、本例における二段目ゲイン回路は、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２、Ｍ１３とを含んでもよい。そのうち、ＰＭＯＳトランジスタＭ１１のゲート端は、一段目ゲイン回路の信号出力端ＯＵＴ１（即ち、Ｍ４のドレイン端とＰＭＯＳトランジスタＭ８のドレイン端との接続箇所）に接続されており、Ｍ１１のソース端は、電源端ＶＤＤに接続されており、Ｍ１１のドレイン端は、演算増幅器の出力端Ｖｏｕｔ、ＮＭＯＳトランジスタＭ１２のドレイン端、及び補償コンデンサＣｔａｉｌの正端に接続されている。ＮＭＯＳトランジスタＭ１２のゲート端は、バイアス電圧端Ｖｂｉａｓ１に接続されており、Ｍ１２のソース端は、ＮＭＯＳトランジスタＭ１３のドレイン端に接続されている。ＮＭＯＳトランジスタＭ１３のゲート端は、バイアス電圧端Ｖｂｉａｓ０に接続され、Ｍ１３のソース端は、グランドＧＮＤに接続されている。
図５に示すように、本例における補償回路は、補償コンデンサＣｔａｉｌを含んでもよい。そのうち、補償コンデンサＣｔａｉｌの正端は、演算増幅器の出力端Ｖｏｕｔに接続され、かつＰＭＯＳトランジスタＭ１１のドレイン端とＮＭＯＳトランジスタＭ１２のドレイン端に接続されており、補償コンデンサＣｔａｉｌの負端は、ＮＭＯＳトランジスタＭ３、Ｍ４のソース端及びＮＭＯＳトランジスタＭ２のドレイン端に接続されている。
図５に示すように、本例における正帰還同調回路は、正帰還同調コンデンサＣａｄｄを含んでもよい。そのうち、正帰還同調コンデンサＣａｄｄの正端は、ＮＭＯＳトランジスタＭ３のドレイン端、ＮＭＯＳトランジスタＭ７のドレイン端に接続されており、正帰還同調コンデンサＣａｄｄの負端は、グランドＧＮＤに接続されている。
一実施例では、演算増幅器は、一段目ゲイン回路と、二段目ゲイン回路と、テール電流補償回路と、正帰還同調回路とを含んでもよい。そのうち、一段目ゲイン回路と二段目ゲイン回路を主信号経路とし、テール電流補償回路は、増幅器の位相余裕を向上させ、正帰還同調回路は、テール電流補償回路によって引き込まれる正帰還信号を抑制する。
図６は、本例における演算増幅器の例示的な回路構造図である。
図６に示すように、本例における演算増幅器は、電源端ＶＤＤ、非反転入力ポートＶＩＰ、反転入力ポートＶＩＮ、出力ポートＶｏｕｔ、及びバイアス電圧ポートＶｂｉａｓ１／Ｖｂｉａｓ２／Ｖｂｉａｓ３を有する。
図６に示すように、本例における一段目ゲイン回路は、ＮＭＯＳトランジスタＭ２、Ｍ３、Ｍ４と、ＰＭＯＳトランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０とを含んでもよい。そのうち、Ｍ２はテール電流源であり、Ｍ３～Ｍ６は一段目増幅回路（入力差動ペアトランジスタ）であり、Ｍ７～Ｍ１０はカレントミラー負荷回路である。
ＮＭＯＳトランジスタＭ３、Ｍ４のゲート端は、演算増幅器の非反転入力ポートＶＩＰに接続され、ＮＭＯＳトランジスタＭ４のゲート端は、演算増幅器の反転入力ポートＶＩＮに接続されており、Ｍ３、Ｍ４のソース端は、ＮＭＯＳトランジスタＭ１のドレイン端及び補償コンデンサＣｔａｉｌの負端に接続されており、Ｍ３のドレイン端は、ＮＭＯＳトランジスタＭ５のソース端、正帰還同調コンデンサＣａｄｄの正端に接続されており、Ｍ４のドレイン端は、ＮＭＯＳトランジスタＭ６のソース端に接続されている。ＮＭＯＳトランジスタＭ５、Ｍ６のゲート端は、バイアス電圧端Ｖｂｉａｓ２に接続されており、Ｍ５のドレイン端は、ＰＭＯＳトランジスタＭ７のドレイン端及びＰＭＯＳトランジスタＭ９、Ｍ１０のゲート端に接続されており、Ｍ６のドレイン端は、ＰＭＯＳトランジスタＭ８のドレイン端に接続されており、その接続箇所は、一段目ゲイン回路の信号出力端ＯＵＴ１とされ、一段目ゲイン回路の信号出力端ＯＵＴ１は、二段目ゲイン回路の信号入力端（即ち、ＰＭＯＳトランジスタＭ１１のゲート端）に接続されている。
ＰＭＯＳトランジスタＭ７、Ｍ８のゲート端は、バイアス電圧端Ｖｂｉａｓ３に接続されており、Ｍ７のソース端は、ＰＭＯＳトランジスタＭ９のドレイン端に接続されており、Ｍ８のソース端は、ＰＭＯＳトランジスタＭ１０のドレイン端に接続されている。ＰＭＯＳトランジスタＭ９、Ｍ１０のゲート端は、ＮＭＯＳトランジスタＭ５、ＰＭＯＳトランジスタＭ７のドレイン端に接続されており、Ｍ９、Ｍ１０のソース端は、電源端ＶＤＤに接続されている。ＮＭＯＳトランジスタＭ２のゲート端は、バイアス電圧端Ｖｂｉａｓ１に接続され、Ｍ２のソース端は、グランドＧＮＤに接続されている。
図６に示すように、本例における二段目ゲイン回路は、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２とを含んでもよい。そのうち、ＰＭＯＳトランジスタＭ１１のゲート端は、一段目ゲイン回路の信号出力端ＯＵＴ１（即ち、Ｍ６のドレイン端とＭ８のドレイン端との接続箇所）に接続されており、Ｍ１１のソース端は、電源端ＶＤＤに接続されており、Ｍ１１のドレイン端は、演算増幅器の出力端Ｖｏｕｔ、ＮＭＯＳトランジスタＭ１２のドレイン端、及び補償コンデンサＣｔａｉｌの正端に接続されている。ＮＭＯＳトランジスタＭ１２のゲート端は、バイアス電圧端Ｖｂｉａｓ１に接続され、Ｍ１２のソース端は、グランドＧＮＤに接続されている。
図６に示すように、本例における補償回路は、補償コンデンサＣｔａｉｌを含んでもよい。そのうち、補償コンデンサＣｔａｉｌの正端は、演算増幅器の出力端Ｖｏｕｔに接続され、かつＰＭＯＳトランジスタＭ１１のドレイン端とＮＭＯＳトランジスタＭ１２のドレイン端に接続されており、補償コンデンサＣｔａｉｌの負端は、ＮＭＯＳトランジスタＭ３、Ｍ４のソース端及びＮＭＯＳトランジスタＭ２のドレイン端に接続されている。
図６に示すように、本例における正帰還同調回路は、正帰還同調コンデンサＣａｄｄを含んでもよい。そのうち、正帰還同調コンデンサＣａｄｄの正端は、ＮＭＯＳトランジスタＭ３のドレイン端、ＮＭＯＳトランジスタＭ５のソース端に接続されており、正帰還同調コンデンサＣａｄｄの負端は、グランドＧＮＤに接続されている。
一実施例では、演算増幅器は、一段目ゲイン回路と、二段目ゲイン回路と、テール電流補償回路と、正帰還同調回路とを含んでもよい。そのうち、一段目ゲイン回路と二段目ゲイン回路を主信号経路とし、テール電流補償回路は、増幅器の位相余裕を向上させ、正帰還同調回路は、テール電流補償回路によって引き込まれる正帰還信号を抑制する。
図７は、本実施例における演算増幅器の例示的な回路構造図である。
図７に示すように、本例における演算増幅器は、電源端ＶＤＤ、非反転入力ポートＶＩＰ、反転入力ポートＶＩＮ、出力ポートＶｏｕｔ、及びバイアス電圧ポートＶｂｉａｓ０／Ｖｂｉａｓ１／Ｖｂｉａｓ２／Ｖｂｉａｓ３を有する。
図７に示すように、本例における一段目ゲイン回路は、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６と、ＰＭＯＳトランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０とを含んでもよい。そのうち、Ｍ１、Ｍ２はテール電流源であり、Ｍ３～Ｍ６は一段目増幅回路（入力差動ペアトランジスタ）であり、Ｍ７～Ｍ１０はカレントミラー負荷回路である。
ＮＭＯＳトランジスタＭ３、Ｍ４のゲート端は、演算増幅器の非反転入力ポートＶＩＰに接続され、ＮＭＯＳトランジスタＭ４のゲート端は、演算増幅器の反転入力ポートＶＩＮに接続されており、Ｍ３、Ｍ４のソース端は、ＮＭＯＳトランジスタＭ２のドレイン端及び補償コンデンサＣｔａｉｌの負端に接続されており、Ｍ３のドレイン端は、ＮＭＯＳトランジスタＭ５のソース端、正帰還同調コンデンサＣａｄｄの正端に接続されており、Ｍ４のドレイン端は、ＮＭＯＳトランジスタＭ６のソース端に接続されている。ＮＭＯＳトランジスタＭ５、Ｍ６のゲート端は、バイアス電圧端Ｖｂｉａｓ２に接続されており、Ｍ５のドレイン端は、ＰＭＯＳトランジスタＭ７のドレイン端及びＰＭＯＳトランジスタＭ９、Ｍ１０のゲート端に接続されており、Ｍ６のドレイン端とＰＭＯＳトランジスタＭ８のドレイン端との接続箇所は、一段目ゲイン回路の信号出力端ＯＵＴ１とされ、一段目ゲイン回路の信号出力端ＯＵＴ１は、ＰＭＯＳトランジスタＭ１１のゲート端に接続されている。
ＰＭＯＳトランジスタＭ７、Ｍ８のゲート端は、バイアス電圧端Ｖｂｉａｓ３に接続されており、Ｍ７のソース端は、ＰＭＯＳトランジスタＭ９のドレイン端に接続されており、Ｍ８のソース端は、ＰＭＯＳトランジスタＭ１０のドレイン端に接続されている。ＰＭＯＳトランジスタＭ９、Ｍ１０のゲート端は、ＮＭＯＳトランジスタＭ５、ＰＭＯＳトランジスタＭ７のドレイン端に接続されており、Ｍ９、Ｍ１０のソース端は、電源端ＶＤＤに接続されている。
ＮＭＯＳトランジスタＭ２のゲート端は、バイアス電圧端Ｖｂｉａｓ１に接続されており、Ｍ２のソース端は、ＮＭＯＳトランジスタＭ１のドレイン端に接続されている。ＮＭＯＳトランジスタＭ１のゲート端は、バイアス電圧端Ｖｂｉａｓ０に接続され、Ｍ１のソース端は、グランドＧＮＤに接続されている。
図７に示すように、本例における二段目ゲイン回路は、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２、Ｍ１３とを含んでもよい。そのうち、ＰＭＯＳトランジスタＭ１１のゲート端は、一段目ゲイン回路の信号出力端ＯＵＴ１（即ち、Ｍ６のドレイン端とＭ８のドレイン端との接続箇所）に接続されており、Ｍ１１のソース端は、電源端ＶＤＤに接続されており、Ｍ１１のドレイン端は、演算増幅器の出力端Ｖｏｕｔ、ＮＭＯＳトランジスタＭ１２のドレイン端、及び補償抵抗Ｒｔａｉｌの正端に接続されている。ＮＭＯＳトランジスタＭ１２のゲート端は、バイアス電圧端Ｖｂｉａｓ１に接続されており、Ｍ１２のソース端は、ＮＭＯＳトランジスタＭ１３のドレイン端に接続されている。ＮＭＯＳトランジスタＭ１３のゲート端は、バイアス電圧端Ｖｂｉａｓ０に接続され、Ｍ１３のソース端は、グランドＧＮＤに接続されている。
図７に示すように、本例における補償回路は、補償コンデンサＣｔａｉｌと補償抵抗Ｒｔａｉｌとを含んでもよい。そのうち、補償抵抗Ｒｔａｉｌの正端は、演算増幅器の出力端Ｖｏｕｔに接続され、かつＰＭＯＳトランジスタＭ１１のドレイン端とＮＭＯＳトランジスタＭ１２のドレイン端に接続されており、補償コンデンサＣｔａｉｌの負端は、ＮＭＯＳトランジスタＭ３、Ｍ４のソース端及びＮＭＯＳトランジスタＭ２のドレイン端に接続され、補償コンデンサＣｔａｉｌの正端は、補償抵抗Ｒｔａｉｌの負端に接続されている。なお、実際の応用において、補償コンデンサＣｔａｉｌと補償抵抗Ｒｔａｉｌの接続順番を限定しない。換言すれば、上記の接続方式以外に、以下の接続方式を採用してもよい。補償抵抗Ｒｔａｉｌの負端は、ＮＭＯＳトランジスタＭ３、Ｍ４のソース端及びＮＭＯＳトランジスタＭ２のドレイン端に接続され、補償コンデンサＣｔａｉｌの正端は、演算増幅器の出力端Ｖｏｕｔに接続され、かつＰＭＯＳトランジスタＭ１１のドレイン端とＮＭＯＳトランジスタＭ１２のドレイン端に接続されており、補償抵抗Ｒｔａｉｌの正端は、補償コンデンサＣｔａｉｌの負端に接続されている。
図７に示すように、本例における正帰還同調回路は、正帰還同調コンデンサＣａｄｄを含んでもよい。そのうち、正帰還同調コンデンサＣａｄｄの正端は、ＮＭＯＳトランジスタＭ３のドレイン端、ＮＭＯＳトランジスタＭ５のソース端に接続されており、正帰還同調コンデンサＣａｄｄの負端は、グランドＧＮＤに接続されている。
以下は、図８に示すミラー補償に基づく演算増幅器、図９に示すカスコード補償に基づく演算増幅器と、本出願の実施例によるテール電流補償に基づく演算増幅器とを比較して、本出願の実施例によるテール電流補償に基づく演算増幅器の方が高周波数で電源抑制性能が良い理由を説明する。
図８に示すように、ミラー補償に基づく演算増幅器であり、出力トランジスタのサイズが一般的に比較的に大きく、高周波数の時、Ｍ１１のゲート－ソース寄生コンデンサＣｇｓ１１によって引き起こされる電源抑制の悪化を考慮する必要がある。周波数が高くなるにつれて、電源上の干渉は、Ｃｇｓ１１を介してＭ１１のゲート端に結合され、そして、ミラー補償抵抗Ｒｍｃとミラー補償コンデンサＣｍｃを介して出力端Ｖｏｕｔに結合されることで、演算増幅器の高周波数での電源抑制を悪化させる。
図９に示すように、図９は、カスコード補償に基づく演算増幅器であり、補償コンデンサＣｃａｓはＰＭＯＳ出力トランジスタＭ１１のゲート端に接続されないため、高周波数分析の時、Ｍ１１のゲート－ソース寄生コンデンサＣｇｓ１１を考慮する必要がない。例示的に、周波数が高くなるにつれて、電源上の干渉は、ＰＭＯＳトランジスタＭ１０、Ｍ８と、ＮＭＯＳトランジスタＭ６を介して、Ｍ４のドレイン端に結合され、同時に、Ｍ１０とカスコード補償コンデンサＣｃａｓから出力端Ｖｏｕｔに結合される。Ｍ１０、Ｍ８、Ｍ６はゲート－ソース寄生コンデンサＣｇｓ１１に比べて電源ノイズの抑制が高いため、カスコード補償コンデンサＣｃａｓを介して出力端Ｖｏｕｔに結合される電源ノイズは、ミラー補償構造よりも遥かに小さい。そのため、演算増幅器の高周波数での電源抑制を向上させた。
図１０に示すように、図１０は、本出願の実施例によるテール電流補償に基づく演算増幅器の例示的な回路構造であり、補償コンデンサＣｔａｉｌはＰＭＯＳ出力トランジスタＭ１１のゲート端に接続されないため、高周波数分析の時、同様にＭ１１のゲート－ソース寄生コンデンサＣｇｓ１１を考慮する必要がない。周波数が高くなるにつれて、電源上の干渉は、ＰＭＯＳトランジスタＭ１０、Ｍ８と、ＮＭＯＳトランジスタＭ６、Ｍ４を介して、Ｍ２のドレイン端に結合され、そして、テール電流補償コンデンサＣｔａｉｌを介して出力端Ｖｏｕｔに結合される。Ｍ５のソース端は、対地のフィードフォワード同調コンデンサＣａｄｄを有しているため、Ｍ９、Ｍ７とＭ５から結合される電源ノイズは、グランドにショートし、出力端に結合されることがない。このように、テール電流補償コンデンサは、より多くの抑制経路を通過したので、補償コンデンサを介して出力端に結合される電源ノイズは、カスコード補償構造よりも低い。そのため、高周波数での電源抑制特性は、より良好である。
図１１に示すように、本出願の実施例による演算増幅器は、補償コンデンサＣｔａｉｌを導入した後、出力信号がＭ３、Ｍ５、Ｍ１０、Ｍ８とＭ１１を通る正帰還ループが存在する。このように、正帰還同調回路を導入することにより、正帰還ループゲインを減衰させることができる。本出願の実施例では、図１１に示すように、正帰還同調回路の一実現形態は、対地コンデンサＣａｄｄを採用し、この対地コンデンサＣａｄｄは、Ｍ３のドレイン端とＭ５のソース端に接続され、演算増幅器の安定性を確保することができる。
以下は、ミラー補償、カスコード補償、テール電流補償に基づく演算増幅器がＬＤＯ回路を構築する場合の回路安定性について説明する。
ミラー補償、カスコード補償、テール電流補償に基づく演算増幅器における補償デバイス値と補償結果の比較を下記表１に示す。表１は、位相余裕が同じである場合、補償デバイスの値と補償結果との比較を示す。位相余裕が等しいか又はほぼ等しい条件で、テール電流補償の補償コンデンサが最も小さく、ゲイン余裕が最も高く、ミラー補償の補償コンデンサが最も大きく、ゲイン余裕が最も低いことが分かる。
Figure 2022538330000002
図１２は、異なる補償方式に基づく演算増幅器がＬＤＯを構築する場合の、電源抑制性能のシミュレーション結果を示しており、そのうち、実線はテール電流補償（Ｔａｉｌ Ｃｏｍｐｅｎｓａｔｉｏｎ）に対応し、２本の破線はそれぞれカスコード補償（Ｃａｓｃｏｄｅ Ｃｏｍｐｅｎｓａｔｉｏｎ）及びミラー補償（Ｍｉｌｌｅｒ Ｃｏｍｐｅｎｓａｔｉｏｎ）に対応する。図１２から分かるように、ミラー補償に基づく演算増幅器が構築するＬＤＯの最大電源抑制比（ＰＳＲＲ、Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）は、－４．９０ｄＢであり、カスコード補償に基づく演算増幅器が構築するＬＤＯの最大ＰＳＲＲは、－１２．６４ｄＢである。これに対して、本出願の実施例によるテール電流補償に基づく演算増幅器が構築するＬＤＯの最大ＰＳＲＲは、－２５．１９ｄＢである。これからわかるように、本出願の実施例によるテール電流補償に基づく演算増幅器が構築するＬＤＯでは、比較的に高い周波数での最大ＰＳＲＲは、ミラー補償に基づく演算増幅器が構築するＬＤＯと比較して、約２０ｄＢ向上させることができる。
当業者であれば理解できるように、上記明細書に開示された方法における全て又はなんらかのステップ、システム、装置における機能モジュール、ユニットは、ソフトウェア、ファームウェア、ハードウェア、及びそれらの適切な組み合わせとして実施されてもよい。ハードウェア実施形態では、上記の記述で言及された機能モジュール、ユニット間の分割は、必ずしも物理コンポーネントの分割に対応しない。例えば、一つの物理コンポーネントは、複数の機能を有してもよく、又は、一つの機能又はステップは、若干の物理コンポーネントによって協働して実行されてもよい。なんらかのコンポーネント又は全てのコンポーネントは、プロセッサ、例えば、デジタル信号プロセッサ又はマイクロプロセッサによって実行されるソフトウェアとして実施され、又はハードウェアとして実施され、又は集積回路、例えば、特定用途向け集積回路として実施されてもよい。このようなソフトウェアは、コンピュータ可読媒体上に分散されてもよく、コンピュータ可読媒体は、コンピュータ記憶媒体（又は非一時的媒体）と通信媒体（又は一時的媒体）を含んでもよい。当業者がよく知っているように、コンピュータ記憶媒体という用語は、情報（例えば、コンピュータ可読指令、データ構造、プログラムモジュール又は他のデータ）を記憶するための任意の方法又は技術で実施される揮発性及び不揮発性、取り外し可能及び取り外し不可な媒体を含む。コンピュータ記憶媒体は、ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＡＭ）、リードオンリーメモリ（Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ、ＲＯＭ）、電気的に消去可能なプログラマブルリードオンリーメモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、ＥＥＰＲＯＭ）、フラッシュメモリ又は他のメモリ技術、コンパクトディスクリードオンリメモリ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ、ＣＤ－ＲＯＭ）、デジタル多用途ディスク（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄｉｓｃ、ＤＶＤ）又は他の光ディスクメモリ、磁気カセット、磁気テープ、磁気ディスクメモリ又は他の磁気記憶装置、又は、所望の情報を記憶するために使用可能であり、コンピュータによってアクセスされ得る任意の他の媒体を含むが、それらに限定されない。なお、当業者がよく知っているように、通信媒体は、一般的に、コンピュータ可読指令、データ構造、プログラムモジュール、又はキャリアや他の伝送メカニズムのような変調されたデータ信号における他のデータを含み、任意の情報配信媒体を含んでもよい。

Claims (10)

  1. 一段目ゲイン回路と、二段目ゲイン回路と、テール電流補償回路とを含む演算増幅器であって、
    前記一段目ゲイン回路は、前記二段目ゲイン回路に接続され、前記一段目ゲイン回路には入力端が設けられ、前記二段目ゲイン回路には出力端が設けられ、前記一段目ゲイン回路は、少なくともテール電流源を含み、前記テール電流補償回路の第一端は、前記テール電流源に接続され、前記テール電流補償回路の第二端は、前記二段目ゲイン回路の出力端に接続され、前記テール電流補償回路は、前記二段目ゲイン回路の出力端の出力信号を前記テール電流源に補償するように設けられている、演算増幅器。
  2. 前記テール電流補償回路は、補償コンデンサを含む、請求項１に記載の演算増幅器。
  3. 前記テール電流補償回路は、前記補償コンデンサに直列に接続された補償抵抗をさらに含む、請求項２に記載の演算増幅器。
  4. 正帰還同調回路をさらに含み、
    前記正帰還同調回路の第一端が前記一段目ゲイン回路に接続され、前記正帰還同調回路の第二端が接地され、前記正帰還同調回路は、前記テール電流補償回路によって引き込まれる正帰還信号を抑制するように設けられている、請求項１に記載の演算増幅器。
  5. 前記正帰還同調回路は、
    コンデンサと、
    抵抗と、
    インダクタンスと、
    能動デバイスとのうちの一つ又は少なくとも二つの直並列組み合わせを含む、請求項４に記載の演算増幅器。
  6. 前記一段目ゲイン回路は、一段目増幅回路とカレントミラー負荷回路とをさらに含み、前記一段目増幅回路は、前記カレントミラー負荷回路に接続され、前記一段目増幅回路は、前記テール電流源と前記テール電流補償回路とに接続されている、請求項１に記載の演算増幅器。
  7. 前記一段目増幅回路は、
    差動入力、シングルエンド出力のカスコード増幅回路と、
    差動入力、シングルエンド出力の共通ソース増幅回路とのうちの一つを含む、請求項６に記載の演算増幅器。
  8. 前記二段目ゲイン回路は、
    シングルエンド入力、シングルエンド出力の共通ソース増幅回路と、
    シングルエンド入力、シングルエンド出力のカスコード増幅回路とのうちの一つを含む、請求項７に記載の演算増幅器。
  9. 前記一段目増幅回路は、差動入力、差動出力の増幅回路を含み、
    前記二段目ゲイン回路は、差動入力、シングルエンド出力の増幅回路を含む、請求項６に記載の演算増幅器。
  10. 前記カレントミラー負荷回路は、カスコードカレントミラー回路を含む、請求項６に記載の演算増幅器。
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