KR20220015461A

KR20220015461A - 연산 증폭기

Info

Publication number: KR20220015461A
Application number: KR1020217043088A
Authority: KR
Inventors: 이치앙 우
Original assignee: 지티이 코포레이션
Priority date: 2019-09-09
Filing date: 2020-09-07
Publication date: 2022-02-08
Also published as: WO2021047475A1; EP3979493A4; US11777460B2; JP2022538330A; EP3979493A1; US20220278661A1; CN112468104A

Abstract

본 발명은 연산 증폭기를 개시한다. 상기 연산 증폭기는, 제1 레벨 이득 회로（first-level gain circuit）, 제2 레벨 이득 회로（second-level gain circuit） 및 테일 전류 보상 회로（tail current compensation circuit）을 포함하고, 여기서, 상기 제1 레벨 이득 회로와 상기 제2 레벨 이득 회로는 서로 연결되고 상기 제1 레벨 이득 회로에 입력단이 설치되고 상기 제2 레벨 이득 회로에 출력단이 설치되고 상기 제1 레벨 이득 회로는 적어도 테일 전류 소스를 포함하고 상기 테일 전류 보상 회로의 제1 단은 상기 테일 전류 소스와 서로 연결되고 상기 테일 전류 보상 회로의 제2 단은 상기 제2 레벨 이득 회로의 출력단과 서로 연결되고 상기 테일 전류 보상 회로는 상기 제2 레벨 이득 회로의 출력단의 출력 신호를 상기 테일 전류 소스에 보상하도록 구성된다.

Description

연산 증폭기

본 출원은 2019년 9월 9일 중국에 출원한 특허 출원번호 제201910846512.2호에 대한 우선권을 주장하고, 그 모든 내용은 참조로 본 출원에 포함된다.

본 발명은 연산 증폭기에 관한 것이나 이에 한정되지 않는다.

CMOS(Complementary Metal Oxide Semiconductor) 공정이 발전함과 동시에 SoC(System-on-a-Chip) 시스템이 향상됨에 따라, 무선 송수신 칩으로서 SoC 칩은 RF 송수신기, DA converter 및 AD converter를 집적（integrate）할 뿐만 아니라, 동시에 디지털 신호 프로세서 등과 같은 대규모 디지털 회로를 집적한다. RF 회로는 전원 잡음의 간섭에 민감하고 전원 잡음은 RF 회로의 성능에 직접적인 영향을 미친다. 특히, 고 주파수의 전원 잡음은 유용 주파수 포인트로 변조하게 되는데, 최종적으로 수신 및 발신 성능에 영향을 미치게 된다.

에너지 소모가 적고 전압 차가 낮은 LDO(Low Dropout Regulator) 회로는 핵심 회로에 전원을 공급하고 전원 잡음을 제거하는 핵심 소자이다. 현재, 전원 공급 제거 비율(PSRR：POWER SUPPLY REJECTION RATIO)를 이용하여 LDO의 잡음 제거 능력을 측정하는 것이 일반적이다. 연산 증폭기는 LDO 내의 핵심 모듈로서, 그 전원 공급 제거 비율(power-supply rejection ratio)은 전체 LDO 회로의 전원 제거 성능에 직접적인 영향을 미치므로 연산 증폭기의 전원 제거 특성을 향상시켜 시스템 성능을 보장해야 한다.

현재, 주로 캐스코드, 네거티브 피드백, 부가 전원 제거 회로 등 기술을 통해 연산 증폭기의 전원 제거 특성을 개선하는 동시에 연산 증폭기의 정상적인 동작을 확보하기 위하여, 밀러 보상(Miller Compensation)/캐스코드 보상(Cascode Compensation)을 추가 이용하여 연산 증폭기의 안정성을 향상하고 있다. 그러나, 밀러 보상/캐스코드 보상은 전원 제거의 악화, 특히 높은 주파수에서의 전원 제거의 악화를 초래하게 된다.

본 출원의 실시예는 고 주파수상에서의 전원 제거의 악화를 방지하는 연산 증폭기를 제공한다.

본 출원의 실시예는, 제1 레벨 이득 회로（first-level gain circuit）, 제2 레벨 이득 회로（second-level gain circuit） 및 테일 전류 보상 회로（tail current compensation circuit）을 포함하고, 여기서, 상기 제1 레벨 이득 회로와 상기 제2 레벨 이득 회로는 서로 연결되고 상기 제1 레벨 이득 회로에 입력단이 설치되고 상기 제2 레벨 이득 회로에 출력단이 설치되고 상기 제1 레벨 이득 회로는 적어도 테일 전류 소스를 포함하고 상기 테일 전류 보상 회로의 제1 단은 상기 테일 전류 소스와 서로 연결되고 상기 테일 전류 보상 회로의 제2 단은 상기 제2 레벨 이득 회로의 출력단과 서로 연결되고 상기 테일 전류 보상 회로는 상기 제2 레벨 이득 회로의 출력단의 출력 신호를 상기 테일 전류 소스에 보상하도록 구성된 연산 증폭기를 제공한다.

도 1은 본 출원의 일 실시예에서 제공된 연산 증폭기의 개략적인 구성도이다.
도 2는 본 출원의 다른 실시예에서 제공된 연산 증폭기의 개략적인 구성도이다.
도 3은 본 출원의 연산 증폭기의 일 예시적 회로의 구조도이다.
도 4는 본 출원의 연산 증폭기의 다른 일 예시적 회로의 구조도이다.
도 5는 본 출원의 연산 증폭기의 또 다른 일 예시적 회로의 구조도이다.
도 6은 본 출원의 연산 증폭기의 또 다른 일 예시적 회로의 구조도이다.
도 7은 본 출원의 연산 증폭기의 또 다른 일 예시적 회로의 구조도이다.
도 8은 밀러 보상에 의한 연산 증폭기의 개략적인 회로 구성도이다.
도 9은 캐스코드 보상에 의한 연산 증폭기의 개략적인 회로 구성도이다.
도 10은 본 출원의 일 실시예에서 제공된 테일 전류 보상에 의한 연산 증폭기의 전원 제거 원리도이다.
도 11은 본 출원의 일 실시예에서 제공된 테일 전류 보상에 의한 연산 증폭기의 포지티브 피드백 제거 원리도이다.
도 12는 각 보상 방식에 따른 연산 증폭기에 의해 LDO를 구축한 전원 제거 시뮬레이션 결과를 비교한 개략도이다.

본 출원과 관련된 기술에서, 연산 증폭기의 정상 작동을 보장하기 위해, 밀러 보상(Miller Compensation)/캐스코드 보상(Cascode Compensation)을 이용하여 증폭기의 안정성을 향상시키고 있다. 이 경우, 전원 잡음은 보상 커패시터를 통해 연산 증폭기의 출력단에 직접 커플링되는데, 이에 따라 연산 증폭기의 전원 제거 특성을 저하시키며 전원 제거의 악화, 특히 고 주파수상에서의 전원 제거의 악화를 초래한다. 다시 말해, 밀러 보상/캐스코드 보상을 이용한 연산 증폭기는 전원 제거의 악화, 특히 고 주파수상에서의 전원 제거의 악화를 초래하게 된다.

도 1에 도시된 바와 같이, 본 출원의 일 실시예는 제1 레벨 이득 회로, 제2 레벨 이득 회로 및 테일 전류 보상 회로를 포함하는 연산 증폭기를 제공한다.

여기서, 제1 레벨 이득 회로와 제2 레벨 이득 회로는 서로 연결되고 상기 제1 레벨 이득 회로에 입력단이 설치되고 상기 제2 레벨 이득 회로에 출력단이 설치되고 상기 제1 레벨 이득 회로는 적어도 테일 전류 소스를 포함한다.

상기 테일 전류 보상 회로의 제1 단과 상기 테일 전류 소스는 서로 연결되고 상기 테일 전류 보상 회로의 제2 단과 상기 제2 레벨 이득 회로의 출력단은 서로 연결되고 상기 테일 전류 보상 회로는 제2 레벨 이득 회로 출력단의 출력 신호를 상기 테일 전류 소스에 보상하도록 구성된다.

본 출원의 실시예는 테일 전류 보상 회로로 전통 극점 분리(pole-splitting) 밀러 보상 기술을 대신하므로 고 주파수인 경우에 보상 커패시터의 도입으로 인해 발생한 전원 제거의 악화를 완화하고 테일 전류 보상 회로를 통해 회로 안정성을 보장하는 동시에 연산 증폭기의 전원 제거 특성을 향상시킨다.

도 1에 도시된 바와 같이, 일 실시예에서, 상기 연산 증폭기는, 제1 단이 상기 제1 레벨 이득 회로에 연결되고 제2 단이 접지되고 테일 전류 보상 회로에서 인가한 포지티브 피드백 신호를 제거하도록 구성된 포지티브 피드백 튜닝 회로를 더 포함한다.

본 실시예에서, 제1 레벨 이득 회로는 차동 신호의 입력과 증폭을 구현하고; 제2 레벨 이득 회로는 제1 레벨 이득 회로의 출력 신호를 증폭시켜 회로 부하를 구동하고; 테일 전류 보상 회로는 별도의 폴-제로(pole-zero)를 도입하여 연산 증폭기의 노멀 폐루프 작업(normal closed-loop work)을 구현하고; 포지티브 피드백 튜닝 회로는 테일 전류 보상 회로에서 인가한 포지티브 피드백의 경로를 차단한다.

도 2에 도시된 바와 같이, 상기 입력단은 같은 방향 입력단, 역 방향 입력단을 포함할 수 있으며 상기 제1 레벨 이득 증가 회로는 상기 같은 방향 입력단과 역 방향 입력단을 연결한다.

도 2에 도시된 바와 같이, 본 출원의 연산 증폭기는, 제1 레벨 이득 회로 및 제2 레벨 이득 회로와 연결되고 외부 전원과 연결되되 외부 전원을 통해 연산 증폭기로 전원을 공급하는 전원단을 더 포함한다.

본 출원의 실시예에서, 연산 증폭기의 증폭 메인 회로는 제1 레벨 이득 회로 및 제2 레벨 이득 회로를 포함한다. 제1 레벨 이득 회로 및 제2 레벨 이득 회로를 통해 메인 신호 경로를 형성하고 테일 전류 보상 회로에 의해 좌반면 영점(left half-plane zero, RHPZ)를 형성하므로 위상 마진(phase margin)를 개선하고 증폭기의 안정성을 향상시킨다. 또한 포지티브 피드백 제거 회로를 통해 테일 전류 보상 회로에서 인가한 포지티브 피드백 신호를 제거한다.

도 2에 도시된 바와 같이, 일 실시예에서 상기 제1 레벨 이득 회로는 제1 레벨 증폭 회로 및 전류 미러 부하 회로를 더 포함하고 제1 레벨 증폭 회로와 전류 미러 부하 회로는 서로 연결되고 상기 제1 레벨 증폭 회로는 상기 테일 전류 소스 및 상기 테일 전류 보상 회로와 서로 연결된다.

일 실시예에서, 상기 포지티브 피드백 튜닝 회로는 제1 레벨 증폭 회로와 서로 연결된다. 다른 일 실시예에서, 상기 포지티브 피드백 튜닝 회로는 제1 레벨 증폭 회로 및 전류 미러 부하 회로와 서로 연결된다.

상기 제1 레벨 증폭 회로는 입력 차동 쌍 트랜지스터(input differential pair transistor)를 포함할 수 있으며, 상기 테일 전류 보상 회로의 제1 단은 상기 입력 차동 쌍 트랜지스터의 공통 소스단과 상기 테일 전류 소스의 연결 부위에 연결되고, 상기 테일 전류 보상 회로의 제2 단은 상기 제2 레벨 이득 회로의 상기 출력단에 연결된다. 이와 같이, 테일 전류 보상의 역할을 할 수 있다.

상기 입력 차동 쌍 트랜지스터는, 제1 레벨 이득 회로에서 연산 증폭기의 같은 방향 입력단 및 역 방향 입력단과 각각 연결되는 두 금속 산화물 반도체(Metal Oxide Semiconductor, MOS) 트랜지스터를 의미한다. 이 두 MOS 트랜지스터는 모두 N형 금속 산화물 반도체(Negative channel Metal Oxide Semiconductor, NMOS) 트랜지스터일 수도, P형 금속 산화물 반도체(Positive channel Metal Oxide Semiconductor, MOS) 트랜지스터일 수도 있다. 테일 전류 소스는 제1 레벨 이득 회로의 일부로서, 일정한 테일 전류를 발생하는데, 적어도 하나 이상의 MOS 트랜지스터를 통해 구현할 수 있다. 예를 들어, 이하 도 3 내지 도 6에 도시된 회로 구조에서 입력 차동 쌍 트랜지스터는 NMOS 트랜지스터(M3) 및 NMOS 트랜지스터(M4)이다. 또 예를 들어, 이하 도 3에 도시된 회로 구조에서 NMOS 트랜지스터(M1, M2)를 포함하는 구조는 제1 레벨 이득 회로의 테일 전류 소스이다. 이하 도 6에 도시된 회로 구조에서 NMOS 트랜지스터(M2)를 포함하는 구조는 제1 레벨 이득 회로의 테일 전류 소스이다.

위와 같이, 본 출원의 실시예는 테일 전류 보상에 의한 연산 증폭기를 제공한다. 여기서 테일 전류 보상 회로를 이용하여 제2 레벨 이득 회로의 출력단의 출력 신호를 입력 차동 쌍 트랜지스터의 공통 소스단과 테일 전류 소스의 연결 부위에 보상하고 테일 전류 보상 회로는 좌반면 영점(left half-plane zero, RHPZ)을 형성함으로써 위상 마진을 개선하고 높은 주파수에서 전원 잡음이 제2 레벨 이득 회로의 출력단에 직접 커플링되는 것을 방지하여 전원 제거의 악화 상황을 방지한다.

본 출원의 일 구현방식에서, 제1 레벨 증폭 회로는 차동 입력, 단일단 출력의 캐스코드 증폭 회로일 수 있다. 한편, 상기 제1 레벨 증폭 회로는 회로에 이득을 제공하되, 차동 입력, 단일단 출력을 갖는 기타 회로 구조일 수 있다. 예를 들어, 제1 레벨 증폭 회로는 차동 입력, 단일단 출력의 공통 소스 증폭 회로 또는 차동 입력, 차동 출력의 증폭 회로일 수도 있다. 본 출원은 제1 레벨 증폭 회로의 구조에 대해 한정하지 않는다.

본 출원의 일 구현방식에서, 제2 레벨 이득 회로는 단일단 입력, 단일단 출력의 공통 소스 증폭 회로일 수 있다. 한편, 상기 제2 레벨 이득 회로는 회로에 이득을 제공하되, 단일단 입력, 단일단 출력을 갖는 기타 회로 구조일 수 있다. 예를 들어, 제2 레벨 이득 회로는 단일단 입력, 단일단 출력의 캐스코드 증폭 회로 또는 차동 입력, 단일단 출력의 증폭 회로일 수도 있다. 본 출원은 제2 레벨 이득 회로의 구조에 대해 한정하지 않는다.

여기서, 제1 레벨 증폭 회로가 차동 입력, 단일단 출력의 캐스코드 증폭 회로 또는 차동 입력, 단일단 출력의 공통 소스 증폭 회로인 경우, 상기 제2 레벨 이득 회로는 단일단 입력, 단일단 출력의 공통 소스 증폭 회로 또는 단일단 입력, 단일단 출력의 캐스코드 증폭 회로일 수 있다.

제1 레벨 증폭 회로가 차동 입력, 차동 출력의 증폭 회로인 경우, 상기 제2 레벨 이득 회로는 차동 입력, 단일단 출력의 증폭 회로일 수 있다.

본 출원의 실시예에서, 제1 레벨 증폭 회로의 신호 출력단은 제2 레벨 이득 회로의 신호 입력단과 연결된다. 예를 들어, 이하 도 3, 도 4, 도 6에 도시된 회로 구조에서, M6의 드레인단과 PMOS 트랜지스터(M8)의 드레인단의 연결 부위를 제1 레벨 증폭 회로의 신호 출력단(OUT1)으로 사용하며 상기 신호 출력단(OUT1)은 제2 레벨 이득 회로의 신호 입력단인 M11의 게이트단과 연결된다. 또 예를 들면, 이하 도 5에 도시된 회로 구조에서, M4의 드레인단과 M8의 드레인단의 연결 부위를 제1 레벨 증폭 회로의 신호 출력단으로 사용하며 상기 신호 출력단은 제2 레벨 이득 회로의 신호 입력단인 M11의 게이트단과 연결된다.

본 출원의 실시예에서, 포지티브 피드백 튜닝 회로는 포지티브 피드백 튜닝 커패시터를 포함할 수 있으며, 상기 포지티브 피드백 튜닝 커패시터의 포지티브 단과 제1 레벨 이득 회로는 서로 연결되고 상기 포지티브 피드백 튜닝 커패시터의 네거티브 단은 접지(GND)되어 테일 전류 보상 회로에서 형성되되 제1 레벨 이득 회로로 출력하는 포지티브 피드백 신호를 제거한다. 일 구현방식에서, 상기 포지티브 피드백 튜닝 커패시터의 포지티브 단은, 제1 레벨 이득 회로의 입력 차동 쌍 트랜지스터에서 연산 증폭기의 같은 방향 입력단과 연결되는 MOS 트랜지스터 드레인단에 연결된다. 유의할 것은, 본 출원의 실시예의 포지티브 피드백 튜닝 회로는 커패시터, 저항, 인덕턴스, 능동 소자 중 하나 또는 이들 중 적어도 2 종 이상의 직렬-병렬 조합을 포함할 수 있다. 본 출원은 포지티브 피드백 튜닝 회로의 구조에 대해 한정하지 않는다.

본 출원의 실시예에서, 상기 테일 전류 보상 회로는 보상 커패시터를 포함할 수 있다. 여기서, 상기 보상 커패시터의 네거티브 단은 상기 제1 레벨 이득 회로에서 입력 차동 쌍 트랜지스터와 테일 전류 소스의 연결 부위에 연결된다. 상기 보상 커패시터의 포지티브 단은 상기 제2 레벨 이득 회로의 출력단과 연결된다. 유의할 것은, 도 7에 도시된 바와 같이 본 출원의 실시예에 따른 테일 전류 보상 회로는 보상 커패시터와 보상 저항의 직렬연결 구조를 통해 구현될 수 있다. 한편, 테일 전류 보상 회로는 커패시터, 저항, 인덕턴스 중 하나 또는 이들 중 적어도 2 종 이상의 직렬-병렬 조합일 수도 있다. 또한 능동 소자를 이용하여 구현할 수도 있다.

위로부터, 본 출원의 실시예에 따른 연산 증폭기는, 테일 전류 보상을 이용하여 밀러 보상 회로의 보상 커패시터와 전원 잡음을 격리하여 높은 주파수에서 밀러 보상 회로의 보상 커패시터의 도입으로 인해 발생한 전원 제거의 악화를 방지함을 알 수 있다. 동시에 입력 차동 쌍 트랜지스터와 입력 공통 게이트 트랜지스터(common-gate transistor)가 더 큰 전류 이득을 제공 가능하므로 같은 위상 마진의 밀러 보상/캐스코드 보상 회로에 비해, 테일 전류 보상에 의한 테일 전류 보상 회로는 보상 커패시터에 대해 더 작은 커패시턴스 값을 요구한다.

이하, 본 출원의 실시예에 따른 연산 증폭기의 구현방식에 대하여 설명한다.

일 실시예에서, 연산 증폭기는 제1 레벨 이득 회로, 제2 레벨 이득 회로, 테일 전류 보상 회로 및 포지티브 피드백 튜닝 회로를 포함할 수 있다. 여기서, 제1 레벨 이득 회로 및 제2 레벨 이득 회로는 메인 신호 경로로 사용되고, 테일 전류 보상 회로는 증폭기의 위상 마진을 개선하고 포지티브 피드백 튜닝 회로는 테일 전류 보상 회로에서 인가한 포지티브 피드백 신호를 제거한다.

도 3은 본 실시예에 따른 연산 증폭기의 예시적 회로 구조도이다.

도 3에 도시된 바와 같이, 본 실시예의 연산 증폭기는 전원단(VDD), 같은 방향 입력 포트(VIP), 역 방향 입력 포트(VIN), 출력 포트(Vout) 및 바이어스 전압 포트(Vbias0/Vbias1/Vbias2/Vbias3)를 구비한다.

도 3에 도시된 바와 같이, 본 실시예에서 제1 레벨 이득 회로는 NMOS 트랜지스터(M1, M2, M3, M4, M5, M6) 및 PMOS 트랜지스터(M7, M8, M9, M10)를 포함할 수 있다. 여기서, M1, M2는 테일 전류 소스이고 M3 내지 M6는 제1 레벨 증폭 회로(입력 차동 쌍 트랜지스터)이고 M7 내지 M10는 전류 미러 부하 회로이다.

NMOS 트랜지스터(M3)의 게이트단은 연산 증폭기의 같은 방향 입력 포트(VIP)와 서로 연결되고 NMOS 트랜지스터(M4)의 게이트단은 연산 증폭기의 역 방향 입력 포트(VIN)와 서로 연결된다. M3 및 M4의 소스단은 NMOS 트랜지스터(M2)의 드레인단 및 보상 커패시터(Ctail)의 네거티브 단과 서로 연결되고; M3의 드레인단은 NMOS 트랜지스터(M5)의 소스단 및 포지티브 피드백 튜닝 커패시터(Cadd)의 포지티브 단과 서로 연결되고; M4의 드레인단은 NMOS 트랜지스터(M6)의 소스단과 서로 연결된다. NMOS 트랜지스터(M5, M6)의 게이트단은 바이어스 전압단(Vbias2)와 서로 연결되고; M5의 드레인단은 PMOS 트랜지스터(M7)의 드레인단 및 PMOS 트랜지스터(M9, M10)의 게이트단과 서로 연결되며; M6의 드레인단과 PMOS 트랜지스터(M8)의 드레인단의 연결 부위는 제1 레벨 이득 회로의 신호 출력단(OUT1)으로 사용되고 제1 레벨 이득 회로의 신호 출력단(OUT1)은 PMOS 트랜지스터(M11)의 게이트단과 서로 연결된다.

PMOS 트랜지스터(M7, M8)의 게이트단은 바이어스 전압단(Vbias3)과 서로 연결되며; M7의 소스단은 PMOS 트랜지스터(M9)의 드레인단과 서로 연결되고, M8의 소스단은 PMOS 트랜지스터(M10)의 드레인단과 서로 연결된다. PMOS 트랜지스터(M9, M10)의 게이트단은 NMOS 트랜지스터(M5)의 드레인단 및 PMOS 트랜지스터(M7)의 드레인단과 서로 연결되고; M9 및 M10의 소스단은 전원단(VDD)에 연결된다.

NMOS 트랜지스터(M2)의 게이트단은 바이어스 전압단(Vbias1)과 서로 연결되고 M2의 소스단은 NMOS 트랜지스터(M1)의 드레인단과 서로 연결된다. NMOS 트랜지스터(M1)의 게이트단은 바이어스 전압단(Vbias0)과 서로 연결되고, M1의 소스단은 접지(GND)되어 있다.

도 3에 도시된 바와 같이, 본 실시예에서 제2 레벨 이득 회로는 PMOS 트랜지스터(M11) 및 NMOS 트랜지스터(M12, M13)을 포함할 수 있다. 여기서, PMOS 트랜지스터(M11)의 게이트단은 제1 레벨 이득 회로의 신호 출력단(OUT1, 즉 M6의 드레인단과 M8의 드레인단의 연결 부위)와 서로 연결되고; M11의 소스단은 전원단(VDD)과 서로 연결되며; M11의 드레인단은 연산 증폭기의 출력단(Vout), NMOS 트랜지스터(M12)의 드레인단 및 보상 커패시터(Ctail)의 포지티브 단과 서로 연결된다. NMOS 트랜지스터(M12)의 게이트단은 바이어스 전압단(Vbias1)과 서로 연결되고; M12의 소스단은 NMOS 트랜지스터(M13)의 드레인단과 서로 연결된다. NMOS 트랜지스터(M13)의 게이트단은 바이어스 전압단(Vbias0)와 서로 연결되고, M13의 소스단은 접지(GND)되어 있다.

도 3에 도시된 바와 같이, 본 실시예에서 보상 회로는 보상 커패시터(Ctail)를 포함할 수 있다. 여기서, 보상 커패시터(Ctail)의 포지티브 단은 연산 증폭기의 출력단(Vout)과 연결되되, PMOS 트랜지스터(M11)의 드레인단 및 NMOS 트랜지스터(M12)의 드레인단과 서로 연결되고; 보상 커패시터(Ctail)의 네거티브 단은 NMOS 트랜지스터(M3, M4)의 소스단 및 NMOS 트랜지스터(M2)의 드레인단과 서로 연결된다.

도 3에 도시된 바와 같이, 본 실시예에서 포지티브 피드백 튜닝 회로는 포지티브 피드백 튜닝 커패시터(Cadd)를 포함할 수 있다. 여기서, 포지티브 피드백 튜닝 커패시터(Cadd)의 포지티브 단은 NMOS 트랜지스터(M3)의 드레인단, NMOS 트랜지스터(M5)의 소스단과 서로 연결되고; 포지티브 피드백 튜닝 커패시터(Cadd)의 네거티브 단은 접지(GND)되어 있다.

도 4는 본 실시예에 따른 연산 증폭기의 예시적 회로 구조도이다.

도 4에 도시된 바와 같이, 본 실시예에 따른 연산 증폭기는 전원단(VDD), 같은 방향 입력 포트(VIP), 역 방향 입력 포트(VIN), 출력 포트(Vout) 및 바이어스 전압 포트(Vbias0/Vbias1/Vbias2)를 구비한다.

도 4에 도시된 바와 같이, 본 실시예에서 제1 레벨 이득 회로는 NMOS 트랜지스터(M1, M2, M3, M4, M5, M6) 및 PMOS 트랜지스터(M7, M8)를 포함할 수 있다. 여기서, M1, M2는 테일 전류 소스이고 M3 내지 M6은 제1 레벨 증폭 회로(입력 차동 쌍 트랜지스터)이고 M7 내지 M8는 전류 미러 부하 회로이다.

NMOS 트랜지스터(M3)의 게이트단은 연산 증폭기의 같은 방향 입력 포트(VIP)와 서로 연결되고 NMOS 트랜지스터(M4)의 게이트단은 연산 증폭기의 역 방향 입력 포트(VIN)와 서로 연결되며; M3 및 M4의 소스단은 NMOS 트랜지스터(M2)의 드레인단 및 보상 커패시터(Ctail)의 네거티브 단과 서로 연결되고; M3의 드레인단은 NMOS 트랜지스터(M5)의 소스단 및 포지티브 피드백 튜닝 커패시터(Cadd)의 포지티브 단과 서로 연결되며; M4의 드레인단은 NMOS 트랜지스터(M6)의 소스단과 서로 연결된다. NMOS 트랜지스터(M5, M6)의 게이트단은 바이어스 전압단(Vbias2)과 서로 연결되며; M5의 드레인단은 PMOS 트랜지스터(M7)의 드레인단과 서로 연결되고; M6의 드레인단은 PMOS 트랜지스터(M8)의 드레인단과 서로 연결되되, 상기 연결 부위는 제1 레벨 이득 회로의 신호 출력단(OUT1)로 사용되고 제1 레벨 이득 회로의 신호 출력단(OUT1)은 제2 레벨 이득 회로의 신호 입력단[즉, PMOS 트랜지스터(M11)의 게이트단]과 서로 연결된다.

PMOS 트랜지스터(M7, M8)의 게이트단은 NMOS 트랜지스터(M5) 및 PMOS 트랜지스터(M7)의 드레인단과 서로 연결되고; M7 및 M8의 소스단은 전원단(VDD)에 각각 연결된다.

NMOS 트랜지스터(M2)의 게이트단은 바이어스 전압단(Vbias1)과 서로 연결되고, M2의 소스단은 NMOS 트랜지스터(M1)의 드레인단과 서로 연결된다. NMOS 트랜지스터(M1)의 게이트단은 바이어스 전압단(Vbias0)과 서로 연결되고, M1의 소스단은 접지(GND)되어 있다.

도 4에 도시된 바와 같이, 본 실시예에서 제2 레벨 이득 회로는 PMOS 트랜지스터(M11) 및 NMOS 트랜지스터(M12, M13)를 포함할 수 있다. 여기서, PMOS 트랜지스터(M11)의 게이트단은 제1 레벨 이득 회로의 신호 출력단(OUT1, 즉 M6의 드레인단과 M8의 드레인단의 연결 부위)와 서로 연결되고, M11의 소스단은 전원단(VDD)와 서로 연결되고, M11의 드레인단은 연산 증폭기의 출력단(Vout), NMOS 트랜지스터(M12)의 드레인단 및 보상 커패시터(Ctail)의 포지티브 단과 서로 연결된다. NMOS 트랜지스터(M12)의 게이트단은 바이어스 전압단(Vbias1)과 서로 연결되고; M12의 소스단은 NMOS 트랜지스터(M13)의 드레인단과 서로 연결된다. NMOS 트랜지스터(M13)의 게이트단은 바이어스 전압단(Vbias0)과 서로 연결되고, M13의 소스단은 접지(GND)되어 있다.

도 4에 도시된 바와 같이, 본 실시예에서 보상 회로, 포지티브 피드백 튜닝 회로의 구조 및 연결 관계는 도 3의 실시예와 동일하므로 중복하여 설명하지 않는다.

도 5는 본 실시예에 따른 연산 증폭기의 예시적 회로 구조도이다.

도 5에 도시된 바와 같이, 본 실시예에 따른 연산 증폭기는 전원단(VDD), 같은 방향 입력 포트(VIP), 역 방향 입력 포트(VIN), 출력 포트(Vout) 및 바이어스 전압 포트(Vbias0/Vbias1 /Vbias3)를 구비한다.

도 5에 도시된 바와 같이, 본 실시예에서 제1 레벨 이득 회로는 NMOS 트랜지스터(M1, M2, M3, M4) 및 PMOS 트랜지스터(M7, M8, M9, M10)를 포함할 수 있다. 여기서, M1, M2는 테일 전류 소스이고 M3 내지 M4는 제1 레벨 증폭 회로(입력 차동 쌍 트랜지스터)이고 M7 내지 M10는 전류 미러 부하 회로이다.

NMOS 트랜지스터(M3)의 게이트단은 연산 증폭기의 같은 방향 입력 포트(VIP)와 서로 연결되고, NMOS 트랜지스터(M4)의 게이트단은 연산 증폭기의 역 방향 입력 포트(VIN)와 서로 연결되며; M3 및 M4의 소스단은 NMOS 트랜지스터(M2)의 드레인단 및 보상 커패시터(Ctail)의 네거티브 단과 서로 연결되고; M3의 드레인단은 NMOS 트랜지스터(M7)의 드레인단, 포지티브 피드백 튜닝 커패시터(Cadd)의 포지티브 단과 서로 연결되고; M4의 드레인단은 NMOS 트랜지스터(M8)의 드레인단과 서로 연결된다. M4의 드레인단은 PMOS 트랜지스터(M8)의 드레인단과 서로 연결되고, 상기 연결 부위는 제1 레벨 이득 회로의 신호 출력단(OUT1)으로 사용되고 제1 레벨 이득 회로의 신호 출력단(OUT1)은 제2 레벨 이득 회로의 신호 입력단[즉, PMOS 트랜지스터(M11)의 게이트단]과 서로 연결된다.

PMOS 트랜지스터(M7, M8)의 게이트단은 바이어스 전압단(Vbias3)과 서로 연결되고; M7의 소스단은 PMOS 트랜지스터(M9)의 드레인단과 서로 연결되며 M8의 소스단은 PMOS 트랜지스터(M10)의 드레인단과 서로 연결된다. PMOS 트랜지스터(M9, M2)의 게이트단은 NMOS 트랜지스터(M3) 및 PMOS 트랜지스터(M7)의 드레인단과 서로 연결되며; M9 및 M10의 소스단은 전원단(VDD)에 연결된다. NMOS 트랜지스터(M2)의 게이트단은 바이어스 전압단(Vbias1)과 서로 연결되고, M2의 소스단은 NMOS 트랜지스터(M1)의 드레인단과 서로 연결된다. NMOS 트랜지스터(M1)의 게이트단은 바이어스 전압단(Vbias0)과 서로 연결되고 M1의 소스단은 접지(GND)되어 있다.

도 5에 도시된 바와 같이, 본 실시예에서 제2 레벨 이득 회로는 PMOS 트랜지스터(M11) 및 NMOS 트랜지스터(M12, M13)를 포함할 수 있다. 여기서, PMOS 트랜지스터(M11)의 게이트단은 제1 레벨 이득 회로의 신호 출력단(OUT1, 즉 M4의 드레인단과 PMOS 트랜지스터(M8)의 드레인단의 연결 부위)과 서로 연결되고; M11의 소스단은 전원단(VDD)과 서로 연결되며; M11의 드레인단은 연산 증폭기의 출력단(Vout), NMOS 트랜지스터(M12)의 드레인단 및 보상 커패시터(Ctail)의 포지티브 단과 서로 연결된다. NMOS 트랜지스터(M12)의 게이트단은 바이어스 전압단(Vbias1)과 서로 연결되며; M12의 소스단은 NMOS 트랜지스터(M13)의 드레인단과 서로 연결된다. NMOS 트랜지스터(M13)의 게이트단은 바이어스 전압단(Vbias0)과 서로 연결되고 M13의 소스단은 접지(GND)되어 있다.

도 5에 도시된 바와 같이, 본 실시예에서 보상 회로는 보상 커패시터(Ctail)를 포함할 수 있다. 여기서, 보상 커패시터(Ctail)의 포지티브 단은 연산 증폭기의 출력단(Vout)과 연결되고, 또한 PMOS 트랜지스터(M11)의 드레인단 및 NMOS 트랜지스터(M12)의 드레인단과 서로 연결되며; 보상 커패시터(Ctail)의 네거티브 단은 NMOS 트랜지스터(M3, M4)의 소스단 및 NMOS 트랜지스터(M2)의 드레인단과 서로 연결된다.

도 5에 도시된 바와 같이, 본 실시예에서 포지티브 피드백 튜닝 회로는 포지티브 피드백 튜닝 커패시터(Cadd)를 포함할 수 있다. 여기서, 포지티브 피드백 튜닝 커패시터(Cadd)의 포지티브 단은 NMOS 트랜지스터(M3)의 드레인단 및 NMOS 트랜지스터(M7)의 드레인단과 서로 연결되고; 포지티브 피드백 튜닝 커패시터(Cadd)의 네거티브 단은 접지(GND)되어 있다.

도 6은 본 실시예에 따른 연산 증폭기의 예시적 회로 구조도이다.

도 6에 도시된 바와 같이, 본 실시예의 연산 증폭기는 전원단(VDD), 같은 방향 입력 포트(VIP), 역 방향 입력 포트(VIN), 출력 포트(Vout) 및 바이어스 전압 포트(Vbias1/Vbias2/Vbias3)를 구비한다.

도 6에 도시된 바와 같이, 본 실시예에서 제1 레벨 이득 회로는 NMOS 트랜지스터(M2, M3, M4) 및 PMOS 트랜지스터(M7, M8, M9, M10)를 포함할 수 있다. 여기서, M2는 테일 전류 소스이고 M3 내지 M6는 제1 레벨 증폭 회로(입력 차동 쌍 트랜지스터)이고 M7 내지 M10는 전류 미러 부하 회로이다.

NMOS 트랜지스터(M3, M4)의 게이트단은 연산 증폭기의 같은 방향 입력 포트(VIP)와 서로 연결되고 NMOS 트랜지스터(M4)의 게이트단은 연산 증폭기의 역 방향 입력 포트(VIN)와 서로 연결되며; M3 및 M4의 소스단은 NMOS 트랜지스터(M1)의 드레인단 및 보상 커패시터(Ctail)의 네거티브 단과 서로 연결되고; M3의 드레인단은 NMOS 트랜지스터(M5)의 소스단, 포지티브 피드백 튜닝 커패시터(Cadd)의 포지티브 단과 서로 연결되고; M4의 드레인단은 NMOS 트랜지스터(M6)의 소스단과 서로 연결된다. NMOS 트랜지스터(M5, M6)의 게이트단은 바이어스 전압단(Vbias2)과 서로 연결되고; M5의 드레인단은 PMOS 트랜지스터(M7)의 드레인단 및 PMOS 트랜지스터(M9, M10)의 게이트단과 서로 연결되며; M6의 드레인단은 PMOS 트랜지스터(M8)의 드레인단과 서로 연결되되, 그 연결 부위는 제1 레벨 이득 회로의 신호 출력단(OUT1)으로 사용되고, 제1 레벨 이득 회로의 신호 출력단(OUT1)은 제2 레벨 이득 회로의 신호 입력단[즉, PMOS 트랜지스터(M11)의 게이트단]과 서로 연결된다.

PMOS 트랜지스터(M7, M8)의 게이트단은 바이어스 전압단(Vbias3)과 서로 연결되고; M7의 소스단은 PMOS 트랜지스터(M9)의 드레인단과 서로 연결되고 M8의 소스단은 PMOS 트랜지스터(M10)의 드레인단과 서로 연결된다. PMOS 트랜지스터(M9, M10)의 게이트단은 NMOS 트랜지스터(M5) 및 PMOS 트랜지스터(M7)의 드레인단과 서로 연결되며; M9 및 M10의 소스단은 전원단(VDD)에 연결된다. NMOS 트랜지스터(M2)의 게이트단은 바이어스 전압단(Vbias1)과 서로 연결되고 M2의 소스단은 접지(GND)되어 있다.

도 6에 도시된 바와 같이, 본 실시예에서 제2 레벨 이득 회로는 PMOS 트랜지스터(M11) 및 NMOS 트랜지스터(M12)를 포함할 수 있다. 여기서, PMOS 트랜지스터(M11)의 게이트단은 제1 레벨 이득 회로의 신호 출력단(OUT1, 즉 (M6)의 드레인단과 M8 드레인단의 연결 부위)과 서로 연결되며; M11의 소스단은 전원단(VDD)과 서로 연결되고; M11의 드레인단은 연산 증폭기의 출력단(Vout), NMOS 트랜지스터(M12)의 드레인단 및 보상 커패시터(Ctail)의 포지티브 단과 서로 연결된다. NMOS 트랜지스터(M12)의 게이트단은 바이어스 전압단(Vbias1)과 서로 연결되고; M12의 소스단은 접지(GND)되어 있다.

도 6에 도시된 바와 같이, 본 실시예에서 보상 회로는 보상 커패시터(Ctail)를 포함할 수 있다. 여기서, 보상 커패시터(Ctail)의 포지티브 단은 연산 증폭기의 출력단(Vout)과 연결되고, 또한 PMOS 트랜지스터(M11)의 드레인단 및 NMOS 트랜지스터(M12)의 드레인단과 서로 연결되며; 보상 커패시터(Ctail)의 네거티브 단은 NMOS 트랜지스터(M3, M4)의 소스단 및 NMOS 트랜지스터(M2)의 드레인단과 서로 연결된다.

도 6에 도시된 바와 같이, 본 실시예에서 포지티브 피드백 튜닝 회로는 포지티브 피드백 튜닝 커패시터(Cadd)를 포함할 수 있다. 여기서, 포지티브 피드백 튜닝 커패시터(Cadd)의 포지티브 단은 NMOS 트랜지스터(M3)의 드레인단 및 NMOS 트랜지스터(M5)의 소스단과 서로 연결되고; 포지티브 피드백 튜닝 커패시터(Cadd)의 네거티브 단은 접지(GND)되어 있다.

일 실시예에서, 연산 증폭기는 제1 레벨 이득 회로, 제2 레벨 이득 회로, 테일 전류 보상 회로 및 포지티브 피드백 튜닝 회로를 포함할 수 있다. 여기서, 제1 레벨 이득 회로 및 제2 레벨 이득 회로는 메인 신호 경로로 사용되고 테일 전류 보상 회로는 증폭기의 위상 마진을 개선하고 포지티브 피드백 튜닝 회로는 테일 전류 보상 회로에서 인가한 포지티브 피드백 신호를 제거한다.

도 7은 본 실시예에 따른 연산 증폭기의 예시적 회로 구조도이다.

도 7에 도시된 바와 같이, 본 실시예의 연산 증폭기는 전원단(VDD), 같은 방향 입력 포트(VIP), 역 방향 입력 포트(VIN), 출력 포트(Vout) 및 바이어스 전압 포트(Vbias0/Vbias1/Vbias2/Vbias3)를 구비한다.

도 7에 도시된 바와 같이, 본 실시예에서 제1 레벨 이득 회로는 NMOS 트랜지스터(M1, M2, M3, M4, M5, M6) 및 PMOS 트랜지스터(M7, M8, M9, M10)를 포함할 수 있다. 여기서, M1, M2는 테일 전류 소스이고 M3 내지 M6는 제1 레벨 증폭 회로(입력 차동 쌍 트랜지스터)이고 M7 내지 M10는 전류 미러 부하 회로이다.

NMOS 트랜지스터(M3, M4)의 게이트단은 연산 증폭기의 같은 방향 입력 포트(VIP)와 서로 연결되고 NMOS 트랜지스터(M4)의 게이트단은 연산 증폭기의 역 방향 입력 포트(VIN)와 서로 연결되며; M3 및 M4의 소스단은 NMOS 트랜지스터(M2)의 드레인단 및 보상 커패시터(Ctail)의 네거티브 단과 서로 연결되고; M3의 드레인단은 NMOS 트랜지스터(M5)의 소스단, 포지티브 피드백 튜닝 커패시터(Cadd)의 포지티브 단과 서로 연결되며; M4의 드레인단은 NMOS 트랜지스터(M6)의 소스단과 서로 연결된다. NMOS 트랜지스터(M5, M6)의 게이트단은 바이어스 전압단(Vbias2)과 서로 연결되고; M5의 드레인단은 PMOS 트랜지스터(M7)의 드레인단 및 PMOS 트랜지스터(M9, M10)의 게이트단과 서로 연결되고; M6의 드레인단과 PMOS 트랜지스터(M8)의 드레인단의 연결 부위는 제1 레벨 이득 회로의 신호 출력단(OUT1)으로 사용되고 제1 레벨 이득 회로의 신호 출력단(OUT1)은 PMOS 트랜지스터(M11)의 게이트단과 서로 연결된다.

PMOS 트랜지스터(M7, M8)의 게이트단은 바이어스 전압단(Vbias3)과 서로 연결되고; M7의 소스단은 PMOS 트랜지스터(M9)의 드레인단과 서로 연결되고 M8의 소스단은 PMOS 트랜지스터(M10)의 드레인단과 서로 연결된다. PMOS 트랜지스터(M9, M10)의 게이트단은 NMOS 트랜지스터(M5) 및 PMOS 트랜지스터(M7)의 드레인단과 서로 연결되고; M9 및 M10의 소스단은 전원단(VDD)에 연결된다.

NMOS 트랜지스터(M2)의 게이트단은 바이어스 전압단(Vbias1)과 서로 연결되고 M2의 소스단은 NMOS 트랜지스터(M1)의 드레인단과 서로 연결된다. NMOS 트랜지스터(M1)의 게이트단은 바이어스 전압단(Vbias0)과 서로 연결되고 M1의 소스단은 접지(GND)되어 있다.

도 7에 도시된 바와 같이, 본 실시예에서 제2 레벨 이득 회로는 PMOS 트랜지스터(M11) 및 NMOS 트랜지스터(M12, M13)를 포함할 수 있다. 여기서, PMOS 트랜지스터(M11)의 게이트단은 제1 레벨 이득 회로의 신호 출력단(OUT1, 즉 M6의 드레인단과 M8의 드레인단의 연결 위치)과 서로 연결되고; M11의 소스단은 전원단(VDD)과 서로 연결되며; M11의 드레인단은 연산 증폭기의 출력단(Vout), NMOS 트랜지스터(M12)의 드레인단 및 보상 저항(Rtail)의 포지티브 단과 서로 연결된다. NMOS 트랜지스터(M12)의 게이트단은 바이어스 전압단(Vbias1)과 서로 연결되고; M12의 소스단은 NMOS 트랜지스터(M13)의 드레인단과 서로 연결된다. NMOS 트랜지스터(M13)의 게이트단은 바이어스 전압단(Vbias0)과 서로 연결되고, M13의 소스단은 접지(GND)되어 있다.

도 7에 도시된 바와 같이, 실시예에서 보상 회로는 보상 커패시터(Ctail) 및 보상 저항(Rtail)을 포함할 수 있다. 여기서, 보상 저항(Rtail)의 포지티브 단은 연산 증폭기의 출력단(Vout)과 연결되고 또한 PMOS 트랜지스터(M11)의 드레인단 및 NMOS 트랜지스터(M12)의 드레인단과 서로 연결되고; 보상 커패시터(Ctail)의 네거티브 단은 NMOS 트랜지스터(M3, M4)의 소스단 및 NMOS 트랜지스터(M2)의 드레인단과 서로 연결되고 보상 커패시터(Ctail)의 포지티브 단은 보상 저항(Rtail)의 네거티브 단과 서로 연결된다. 유의할 것은, 실제 응용에서 보상 커패시터(Ctail)와 보상 저항(Rtail)의 연결 순서는 한정되어 있지 않다. 다시 말해, 상기 연결 방식 외에, 보상 저항(Rtail)의 네거티브 단이 NMOS 트랜지스터(M3, M4)의 소스단 및 NMOS 트랜지스터(M2)의 드레인단과 연결되고 보상 커패시터(Ctail)의 포지티브 단이 연산 증폭기의 출력단(Vout)와 연결되고, 또한 PMOS 트랜지스터(M11)의 드레인단 및 NMOS 트랜지스터(M12)의 드레인단과 서로 연결되고 보상 저항(Rtail)의 포지티브 단이 보상 커패시터(Ctail)의 네거티브 단과 서로 연결되는 연결방식을 사용할 수도 있다.

도 7에 도시된 바와 같이, 본 실시예에서 포지티브 피드백 튜닝 회로는 포지티브 피드백 튜닝 커패시터(Cadd)를 포함할 수 있다. 여기서, 포지티브 피드백 튜닝 커패시터(Cadd)의 포지티브 단은 NMOS 트랜지스터(M3)의 드레인단 및 NMOS 트랜지스터(M5)의 소스단과 서로 연결되고; 포지티브 피드백 튜닝 커패시터(Cadd)의 네거티브 단은 접지(GND)되어 있다.

이하, 도 8에 도시된 밀러 보상에 의한 연산 증폭기, 도 9에 도시된 캐스코드 보상에 의한 연산 증폭기를 본 출원의 실시예에 따른 테일 전류 보상에 의한 연산 증폭기와 비교하여, 높은 주파수에서 본 출원의 실시예에 따른 테일 전류 보상에 의한 연산 증폭기의 전원 제거 성능이 더욱 우수한 이유에 대해 설명한다.

도 8은 밀러 보상에 의한 연산 증폭기를 도시하며 출력 트랜지스터의 사이즈는 일반적으로 비교적 크므로 높은 주파수인 경우에, M11의 게이트-소스 기생 커패시터(Cgs11)에 의해 생긴 전원 제거의 악화를 고려해야 한다. 주파수가 높아짐에 따라, 전원의 간섭은 Cgs11를 통해 M11의 게이트단에 커플링되고 그 다음 밀러 보상 저항(Rmc) 및 밀러 보상 커패시터(Cmc)를 통해 출력단(Vout)에 커플링되므로 높은 주파수에서의 연산 증폭기의 전원 제거를 악화시킨다.

도 9는 캐스코드 보상에 의한 연산 증폭기를 도시하며, 보상 커패시터(Ccas)는 PMOS 출력 트랜지스터(M11)의 게이트단에 연결되지 않으므로 고 주파수 분석 시 M11의 게이트-소스 기생 커패시터(Cgs11)를 고려할 필요가 없다. 예시적으로, 주파수가 높아짐에 따라 전원의 간섭은 PMOS 트랜지스터(M10, M8) 및 NMOS 트랜지스터(M6)을 통해 M4의 드레인단에 커플링되는 동시에 M10 및 캐스코드 보상 커패시터(Ccas)로부터 출력단(Vout)에 커플링 된다. M10, M8 및 M6은 게이트-소스 기생 커패시터(Cgs11)보다 전원 잡음 제거가 높으므로 캐스코드 보상 커패시터(Ccas)를 통해 출력단(Vout)에 커플링되는 전원 잡음은 밀러 보상 구조보다 월등히 낮다. 따라서 높은 주파수에서의 연산 증폭기의 전원 제거를 향상시켰다.

도 10은 본 출원의 실시예에서 테일 전류 보상에 의한 연산 증폭기의 예시적 회로 구조를 도시하며, 보상 커패시터(Ctail)가 PMOS 출력 트랜지스터(M11)의 게이트단에 연결되지 않으므로 고 주파수 분석 시 마찬가지로 M11의 게이트-소스 기생 커패시터(Cgs11)를 고려할 필요가 없다. 주파수가 높아짐에 따라 전원의 간섭은 PMOS 트랜지스터(M10, M8) 및 NMOS 트랜지스터(M6, M4)를 통해 M2의 드레인단에 커플링되고 그 다음 테일 전류 보상 커패시터(Ctail)를 통해 출력단(Vout)에 커플링 된다. M5의 소스단에 대지 피드포워드 튜닝(feedforward tuning) 커패시터(Cadd)가 존재하므로 M9, M7 및 M5로부터 커플링된 전원 잡음은 접지에 의해 단락되어 출력단에 커플링되지 않는다. 이에, 테일 전류 보상 커패시터는 더 많은 제거 경로를 경과하므로 보상 커패시터를 통해 출력단에 커플링된 전원 잡음은 캐스코드 보상 구조보다 낮다. 따라서 높은 주파수에서 전원 제거 특성이 더욱 우수하다.

도 11에 도시된 바와 같이, 본 출원의 실시예에 따른 연산 증폭기에서 보상 커패시터(Ctail)를 도입한 후, 출력 신호가 M3, M5, M10, M8 및 M11를 경과하는 포지티브 피드백 루프가 존재한다. 이와 같이, 포지티브 피드백 튜닝 회로를 도입하므로 포지티브 피드백 루프 이득을 감쇠시킬 수 있다. 본 출원의 실시예에서, 도 11에 도시된 바와 같이, 포지티브 피드백 튜닝 회로의 일 구현 방식은 대지 커패시터(Cadd)을 사용하는 것인데, 상기 대지 커패시터(Cadd)를 M3의 드레인단 및 M5의 소스단에 연결하여 연산 증폭기의 안정성을 보장할 수 있다.

이하, 밀러 보상, 캐스코드 보상 및 테일 전류 보상의 연산 증폭기로 LDO회로를 구축할 때의 회로 안정성에 대하여 설명한다.

밀러 보상, 캐스코드 보상 및 테일 전류 보상의 연산 증폭기에서 보상 소자 값 및 보상 결과를 비교하면 표 1과 같다. 표 1은 동일 위상 마진인 경우에 보상 소자 값과 보상 결과를 비교한 결과를 보여준다. 위상 마진이 같거나 유사한 조건하에서, 테일 전류 보상의 보상 커패시터가 가장 작고 이득 마진이 가장 높으며; 밀러 보상의 보상 커패시턴스가 가장 크고 이득 마진이 가장 낮음을 알 수 있다.

	보상 소자 값	위상 마진	이득 마진
밀러 보상	Cmc=2pF；Rmc=10k	65.60	12.05
캐스코드 보상	Ccas=1.2pF	66.00	13.24
테일 전류 보상	Ctail=1pF；Cadd=10pF	66.00	18.55

도 12는 각 보상 방식에 따른 연산 증폭기에 의해 LDO를 구축할 경우의 전원 제거 성능의 시뮬레이션 결과를 보여주고 있다. 여기서, 실선은 테일 전류 보상(Tail Compensation)에 대응하고 두 점선은 각각 캐스코드 보상(Cascode Compensation) 및 밀러 보상(Miller Compensation)에 대응한다. 도 12를 통해 밀러 보상의 연산 증폭기에 의해 구축된 LDO의 최대 전원 공급 제거 비율(PSRR, Power Supply Rejection Ratio)이 -4.90dB이고; 캐스코드 보상의 연산 증폭기에 의해 구축된 LDO의 최대 PSRR가 -12.64dB이며; 본 출원의 실시예에 따른 테일 전류 보상의 연산 증폭기에 의해 구축된 LDO의 최대 PSRR가 -25.19dB임을 알 수 있다. 이에 따라, 본 출원의 실시예에 따른 테일 전류 보상의 연산 증폭기에 의해 구축된 LDO가 높은 주파수에서의 최대 PSRR는 밀러 보상의 연산 증폭기에 의해 구축된 LDO에 비해, 약 20dB가 향상되었음을 알 수 있다.

위에서 개시된 방법의 단계들, 시스템, 및 장치의 전부 또는 일부의 기능 모듈들 또는 유닛들은 소프트웨어, 펌웨어, 하드웨어, 및 그 적절한 조합 들로서 구현될 수 있다는 것이 본 기술분야의 당업자들에 의해 이해되어야 한다. 하드웨어 구현 방식에서, 위 설명에 언급된 기능 모듈들 또는 유닛들의 구분은 물리적 컴포넌트들의 구분에 대응하지 않을 수 있다. 예를 들어, 하나의 물리적 컴포넌트는 다수의 기능을 가질 수 있거나, 하나의 기능 또는 단계는 몇몇 물리적 컴포넌트들에 의해 공동으로 수행될 수 있다. 일부 또는 모든 컴포넌트들은 디지털 신호 프로세서들 또는 마이크로 프로세서들과 같은 프로세서들에 의해 실행되는 소프트웨어, 하드웨어 또는 전용 집적 회로들과 같은 집적 회로에 의해 구현될 수 있다. 이러한 소프트웨어는 컴퓨터 저장 매체들(또는 비-일시적 매체들) 및 통신 매체들(또는 일시적 매체들)을 포함할 수 있는 컴퓨터 판독 가능 매체에 분포될 수 있다. 해당 기술분야의 당업자들에게 알려진 바와 같이, 용어 컴퓨터 저장 매체는 정보(컴퓨터 판독 가능 명령어들, 데이터 구조들, 프로그램 모듈들, 또는 다른 데이터와 같은)를 저장하기 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비 휘발성, 분리가능 및 비-분리가능한 매체들을 포함한다. 컴퓨터 저장 매체들은 랜덤 액세스 메모리(random access memory; RAM), 판독-전용 메모리(read-only memory; ROM), 전기적 소거가능 프로그래밍가능 판독-전용 메모리(electrically erasable programmable read-only memory; EEPROM), 플래시 메모리 또는 다른 메모리 기술들, 컴팩트 디스크 판독-전용 메모리(compact disc read-only memory; CD-ROM), 디지털 다기능 디스크(digital versatile disc; DVD), 또는 다른 광학 디스크 스토리지, 자기 카세트, 자기 테이프, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 원하는 정보를 저장하기 위하여 구성되고 컴퓨터에 의해 액세스가능한 임의의 다른 매체들을 포함하나 이에 제한되지 않는다. 한편, 해당 기술분야의 당업자들에게 알려진 바와 같이, 통신 매체들은 컴퓨터 판독 가능 명령어들, 데이터 구조들, 프로그램 모듈들, 또는 캐리어들 또는 다른 송신 메커니즘들과 같은 변조된 데이터 신호 중의 다른 데이터를 일반적으로 포함하고, 임의의 정보 전달 매체를 포함할 수도 있다.

Claims

제1 레벨 이득 회로（first-level gain circuit）, 제2 레벨 이득 회로（second-level gain circuit） 및 테일 전류 보상 회로（tail current compensation circuit）을 포함하고,
여기서, 상기 제1 레벨 이득 회로와 상기 제2 레벨 이득 회로는 서로 연결되고 상기 제1 레벨 이득 회로에 입력단이 설치되고 상기 제2 레벨 이득 회로에 출력단이 설치되고 상기 제1 레벨 이득 회로는 적어도 테일 전류 소스를 포함하고 상기 테일 전류 보상 회로의 제1 단은 상기 테일 전류 소스와 서로 연결되고 상기 테일 전류 보상 회로의 제2 단은 상기 제2 레벨 이득 회로의 출력단과 서로 연결되고 상기 테일 전류 보상 회로는 상기 제2 레벨 이득 회로의 출력단의 출력 신호를 상기 테일 전류 소스에 보상하도록 구성되는 연산 증폭기.
청구항 1에 있어서,
상기 테일 전류 보상 회로는 보상 커패시터(compensation capacitor)를 포함하는 연산 증폭기.
청구항 2에 있어서,
상기 테일 전류 보상 회로는 상기 보상 커패시터와 직렬 연결된 보상 저항을 더 포함하는 연산 증폭기.
청구항 1에 있어서,
제1 단은 상기 제1 레벨 이득 회로와 서로 연결되고 제2 단은 접지되고, 상기 테일 전류 보상 회로에서 인가한 포지티브 피드백 신호를 제거하도록 구성된 포지티브 피드백 튜닝 회로(positive feedback tuning circuit)를 더 포함하는 연산 증폭기.
청구항 4에 있어서,
상기 포지티브 피드백 튜닝 회로는, 커패시터, 저항, 인덕턴스(inductance), 능동 소자 중 하나 또는 적어도 2 종 이상의 직렬-병렬 조합을 포함하는 연산 증폭기.
청구항 1에 있어서,
상기 제1 레벨 이득 회로는 제1 레벨 증폭 회로 및 전류 미러 부하 회로를 더 포함하고 상기 제1 레벨 증폭 회로와 상기 전류 미러 부하 회로는 서로 연결되고 상기 제1 레벨 증폭 회로는 상기 테일 전류 소스 및 상기 테일 전류 보상 회로와 서로 연결되는 연산 증폭기.
청구항 6에 있어서,
상기 제1 레벨 증폭 회로는,
차동 입력, 단일단 출력의 캐스코드 증폭 회로; 및
차동 입력, 단일단 출력의 공통 소스 증폭 회로 중 하나를 포함하는 연산 증폭기.
청구항 7에 있어서,
상기 제2 레벨 이득 회로는,
단일단 입력, 단일단 출력의 공통 소스 증폭 회로; 및
단일단 입력, 단일단 출력의 캐스코드 증폭 회로 중 하나를 포함하는 연산 증폭기.
청구항 6에 있어서,
상기 제1 레벨 증폭 회로는 차동 입력, 차동 출력의 증폭 회로를 포함하고;
상기 제2 레벨 이득 회로는 차동 입력, 단일단 출력의 증폭 회로를 포함하는 연산 증폭기.
청구항 6에 있어서,
상기 전류 미러 부하 회로는 캐스코드 전류 미러 회로를 포함하는 연산 증폭기.