CN101552303A - 光电二极管及其制造方法 - Google Patents
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Abstract
本发明提供一种高可靠性的光电二极管，以及制造这种光电二极管的简单方法。在光电二极管制造期间，在吸收层的上表面上外延生长缓变层，并且在所述缓变层的上表面上外延生长用于抑制电流流动的阻挡层。然后，阻挡层被蚀刻以暴露所述缓变层的上表面的窗口区域。这样，被蚀刻的阻挡层限定所述吸收层的活性区域。在所述阻挡层的上表面上和所述缓变层的上表面的窗口区域上外延再生长窗口层，并且然后蚀刻所述窗口层以形成窗口台面。
Description
技术领域
[01]本发明涉及光电二极管，尤其涉及正-本征-负(PIN)光电二极管和雪崩光电二极管(APDs)。
背景技术
[02]在光通信系统中，采用光电探测器将光信号转换成电信号。最常用的光电探测器是正-本征-负(PIN)光电二极管和雪崩光电二极管(APDs)。
[03]典型的PIN光电二极管包括在第一导电型(即n-型或p-型)的非本征(即掺杂)半导体材料区域和第二导电型(即p-型或n-型)的非本征半导体材料区域之间的本征(即意外掺杂(not intentionally doped))半导体材料吸收层，这种排列方式可以在吸收层中产生电场。在光电导模式的操作中，将反向电压施加给PIN光电二极管以增强吸收层中的电场。在吸收过程中，入射到PIN光电二极管上的光被吸收层吸收，以产生载流子(即电子和空穴)。产生的载流子被吸收层中的电场分离并向非本征半导体材料区域漂移：空穴向p-型半导体材料区域漂移，并且电子向n-型半导体材料区域漂移。最终的光电流与入射光的光功率成正比。
[04]典型的雪崩光电二极管(APD)，除了在第一导电型的非本征半导体材料区域和第二导电型材料的非本征半导体材料区域之间包括有本征半导体材料的吸收层，还包括有本征半导体材料或轻度掺杂的非本征半导体材料的倍增层，这种排列方式可以在倍增层和吸收层中产生电场。在操作过程中，高反向电压被施加给APD以增强吸收层中和倍增层中的电场。就像在PIN光电二极管中那样，在吸收过程中，入射到APD上的光被吸收层吸收以产生载流子。所产生的载流子被吸收层中的电场分离，使得空穴或者电子朝向倍增层的方向漂移。倍增层中的电场足够大，使空穴或电子获得充足的动能以通过碰撞电离产生附加的载流子。所产生的载流子进一步通过碰撞电离产生附加的载流子。因此，在倍增层中的雪崩式倍增过程中，载流子被倍增，以致产生倍增光电流。
[05]PIN光电二极管的吸收层和APD的倍增层相对于设备操作而言是首要的活性层，因为导致光电流产生的吸收和雪崩倍增过程主要发生在这些活性层的活性区域。然而，制造PIN光电二极管和APD的众多传统方法中所包括的步骤可能会在活性层的活性区域中引入缺损。例如，在具有台面结构的PIN光电二极管和APD的制造过程中，可能要穿过活性层蚀刻台面以限定活性区域。在具有平面结构的PIN光电二极管和APD的制造过程中，可能要将掺杂剂扩散入活性层中以限定活性区域。可替换地，在具有平面结构的PIN光电二极管和APD的制造过程中，可能要将离子注入活性层中以限定活性区域。
[06]为了提高PIN光电二极管和APD的性能，研发了用于避免对活性层的活性区域造成改变的制造方法，例如通过蚀刻、掺杂剂扩散或离子注入。
[07]在具有平面结构的PIN光电二极管和APD的制造过程中，可以在活性层上形成缓变(grading)层或缓冲(buffer)层，并且可以将掺杂剂扩散进入缓变层或缓冲层中以限定活性层，这种方法被以下文献所公开：Yagyu等人的名为“高性能AlInAs雪崩光电二极管的简单平面结构(Simple Planar Structure for High-Performance AlInAs AvalanchePhotodiodes)”的文章(IEEE光电技术通讯(Photonics Technology Letters)，2006年，第18卷，76-78页)，Takaoka等人的5,001,335号美国专利，Ko等人的2005/0156192号美国专利申请以及Ko等人的2004/0251483号美国专利申请。然而，掺杂剂扩散会在外延生长层(如缓变层或缓冲层以及活性层)中引起掺杂浓度曲线的重新分布。
[08]以下文献公开了在制造具有台面结构的PIN光电二极管和APD的过程中，台面可以被蚀刻在活性层之上以限定活性区域：Levine等人的名为“新型平面InGaAs-InAlAs雪崩光电二极管(A New Planar InGaAs-InAlAs Avalanche Photodiode)”的文章(IEEE光电子学技术通讯，2006年，第18卷，1898-1900页)，Yuan的6,756,613号美国专利，Ko等人的2005/0156192号美国专利申请以及Ko等人的2004/0251483号美国专利申请。
发明概述
[09]本发明提供一种具有台面结构的高可靠性光电二极管，以及制造这种光电二极管的简单方法。有利的是，可以限定活性层，而无需通过蚀刻、掺杂剂扩散或离子注入来改变活性层。在制造光电二极管时，在吸收层的上表面上外延生长缓变层，以及在所述缓变层的上表面上外延生长阻挡层以抑制电流流动。然后蚀刻所述阻挡层以暴露所述缓变层的上表面的窗口区域。这样，被蚀刻的阻挡层限定了吸收层的活性区域。窗口层在所述阻挡层的上表面上和所述缓变层的上表面的窗口区域上再外延生长，然后被蚀刻以形成窗口台面。
[10]相应地，本发明提供一种光电二极管，包括：半导体材料的衬底、层堆叠、本征半导体材料的吸收层、本征半导体材料的缓变层、第一导电型的非本征半导体材料的阻挡层以及第二导电型的非本征半导体材料的窗口台面；其中，所述层堆叠被置于所述衬底的上表面上，所述层堆叠包括第一导电型的非本征半导体材料的第一缓冲层，用于调节晶格失配；所述吸收层被设置于所述层堆叠的上表面上，用于吸收光以产生载流子；所述缓变层被设置于所述吸收层的上表面上，用于促进电流流动；所述阻挡层被设置于除了所述缓变层的上表面的窗口区域以外的缓变层的上表面上，用于抑制电流流动；所述窗口台面被设置于所述阻挡层的上表面的窗口区域上和所述缓变层的上表面的窗口区域上，用于将光传输至所述吸收层。
[11]本发明的另一个方面涉及一种制造光电二极管的方法，包括以下步骤：a)提供半导体材料的衬底；b)在所述衬底的上表面上外延生长层堆叠，其中所述外延生长层堆叠包括外延生长第一导电型的非本征半导体材料的缓冲层，用于调节晶格失配；c)在所述层堆叠的上表面上外延生长本征半导体材料的吸收层，用于吸收光以产生载流子；d)在所述吸收层的上表面上外延生长本征半导体材料的缓变层，用于促进电流流动；e)在所述缓变层的上表面上外延生长第一导电型的非本征半导体材料的阻挡层，用于抑制电流流动；f)蚀刻所述阻挡层以暴露所述缓变层的上表面的窗口区域；g)在所述阻挡层的上表面上和所述缓变层的上表面的所述窗口区域上外延生长第二导电型的非本征半导体材料的窗口层；以及h)蚀刻所述窗口层以形成窗口台面用以将光传输至所述吸收层，并且暴露除了所述阻挡层的上表面的窗口区域以外的所述阻挡层的上表面。
附图说明
[12]下面将参照示例性代表优选实施例的附图对本发明进行更详细的描述，其中：
[13]图1是PIN光电二极管半导体主体的横截面的示意图；
[14]图2是APD半导体主体的横截面的示意图；
[15]图3是PIN光电二极管的第一实施例的横截面的示意图；
[16]图4是APD的第一实施例的横截面的示意图；
[17]图5是PIN光电二极管的第二实施例的横截面的示意图；
[18]图6是APD的第二实施例的横截面的示意图；
[19]图7是PIN光电二极管的第三实施例的横截面的示意图；
[20]图8是APD的第三实施例的横截面的示意图；
[21]图9是PIN光电二极管的第四实施例的横截面的示意图；
[22]图10是PIN光电二极管的第五实施例的横截面的示意图；
[23]图11是PIN光电二极管的第六实施例的横截面的示意图；
[24]图12是PIN光电二极管的第七实施例的横截面的示意图；
[25]图13是PIN光电二极管的第八实施例的横截面的示意图；
[26]图14是APD的第四实施例的横截面的示意图；
[27]图15是PIN光电二极管的第九实施例的横截面的示意图；
[28]图16是APD的第五实施例的横截面的示意图。
具体实施例
[29]本发明提供了高可靠性光电二极管的几个实施例。如图1所示，PIN光电二极管半导体主体100可以被结合进PIN光电二极管的各种实施例中。PIN光电二极管半导体主体100包括衬底110、层堆叠120、吸收层130、缓变层140、阻挡层150、和窗口台面160。
[30]层堆叠120被置于衬底110的上表面上，吸收层130被置于层堆叠120的上表面上，以及缓变层140被置于吸收层130的上表面上。阻挡层150被置于除了缓变层140的上表面的窗口区域141以外的缓变层140的上表面上。优选地，阻挡层150为环形，并且缓变层140的上表面的窗口区域141为圆形。窗口台面160被置于阻挡层150的上表面的窗口区域151上和缓变层140的上表面的窗口区域141上。优选地，阻挡层150的上表面的窗口区域151为环形，并且窗口台面160为圆柱形。优选地，窗口台面160的上表面包括浅圆柱形凹陷。优选地，衬底110、层堆叠120、吸收层130、缓变层140以及阻挡层150的上表面基本为平面并且基本平行。
[31]衬底110为半导体材料，并且优选为组分均质(compositionally homogeneous)。在一些例子中，衬底110为第一导电型的非本征半导体材料。在这种例子中，衬底110优选为n-型或p-型的掺杂半导体化合物，例如n-型或p-型的III-V族半导体化合物。n-型的III-V族半导体化合物通常包括VI族的施主掺杂剂(如硫、硒或碲)，或IV族的施主掺杂剂(如碳、硅或锗)。p-型的III-V族半导体化合物通常包括II族的受主掺杂剂(如铍、锌或镉)，或IV族的受主掺杂剂(如碳、硅或锗)。在这种例子中，衬底110更优选为n+-型或p+-型重度掺杂的半导体化合物，例如，n+-型或p+-型III-V族半导体化合物。在优选的实施例中，衬底110为n+-型InP。
[32]在其他的例子中，衬底110为半绝缘半导体材料。在这种例子中，衬底110优选为半绝缘半导体化合物，例如，半绝缘III-V族半导体化合物。半绝缘III-V族半导体化合物通常包括过渡金属掺杂剂，如铁或钌。在另一个优选实施例中，衬底110为半绝缘InP。
[33]层堆叠120至少包括第一缓冲层121。在所示实施例中，所述层堆叠120由第一缓冲层121组成。用于调节晶格失配的第一缓冲层121为第一导电型的非本征半导体材料，所述材料优选与衬底110的半导体材料晶格匹配。第一缓冲层121优选为组分均质。优选地，第一缓冲层121为n-型或p-型的掺杂半导体化合物，例如，n-型或p-型III-V族半导体化合物。更为优选地，第一缓冲层121为n+-型或p+-型重度掺杂的半导体化合物，例如n+-型或p+-型III-V族半导体化合物。在优选实施例中，第一缓冲层121为n+-型InP。在另一个优选实施例中，第一缓冲层121为n+-型
以下称为InGaAsP，其与InP晶格匹配。晶格匹配的InGaAsP的组分范围为
，其中0x 0.47并且0 y 1。
[34]用于吸收光以产生载流子的吸收层130为本征半导体材料，所述材料优选与衬底110的半导体材料晶格匹配。选取的吸收层130的本征半导体材料具有窄带隙(bandgap)，其具有的带隙能量相应于大于待探测光波长的波长。吸收层130优选为组分均质。优选地，吸收层130的材料为意外掺杂的半导体材料，例如，本征III-V族半导体化合物。在优选实施例中，吸收层130为本征
以下称为InGaAs，其与InP晶格匹配。晶格匹配的InGaAs具有的组分为In0.53Ga0.47As并且带隙能量大约为0.74eV，因此其吸收具有小于约1.7m的波长的光。
[35]用于促进电流的缓变层140也是本征半导体材料，所述材料优选与衬底110的半导体材料晶格匹配。为了促进在吸收层130和窗口台面160之间的经过缓变层140的电流，选取的缓变层140的本征半导体材料具有中间带隙，所述带隙的能量大于吸收层130的本征半导体材料的带隙能量。缓变层140优选为组分缓变(compositionally graded)。优选地，缓变层140为意外掺杂的半导体化合物，例如，本征III-V族半导体化合物。在一个优选实施例中，缓变层140的材料为与InP晶格匹配的本征InGaAsP。选取具有适当带隙能量范围的与InGaAsP晶格匹配的组分范围的材料作为缓变层140的材料。
[36]用于抑制电流的阻挡层150是采用第一导电型的非本征半导体材料，所述材料优选与衬底110的半导体材料晶格匹配。因为第一缓冲层121的非本征半导体材料和阻挡层150的非本征半导体材料都是第一导电型的材料，因此在第一缓冲层121和阻挡层150之间的电流受到抑制。然而，阻挡层150具有蚀刻开口，所述开口位于缓变层140的上表面的窗口区域141之上，电流可以穿过其流通。因此，阻挡层150限定了吸收层130的活性区域。阻挡层150优选为组分均质。优选地，阻挡层150为n-型或p-型掺杂半导体化合物，例如n-型或p-型III-V族半导体化合物。在优选实施例中，阻挡层150为n-型InP。
[37]用于将光传输至吸收层130的窗口台面160是采用第二导电型的非本征半导体材料，所述材料优选与衬底110的半导体材料晶格匹配。为了促使吸收层130和窗口台面160之间的穿过缓变层140的电流流动，选取的窗口台面160的非本征半导体材料具有宽带隙，所述带隙的能量大于缓变层140的本征半导体材料的带隙能量。此外，选取的窗口台面160的非本征半导体材料具有的带隙能量相应于小于待探测光波长的波长。窗口台面160优选为组分均质。优选地，窗口台面160为p-型或n-型掺杂的半导体化合物，例如，p-型或n-型III-V族半导体化合物。更为优选地，窗口台面160为p+-型或n+-型重度掺杂的半导体化合物，例如p+-型或n+-型III-V族半导体化合物。在优选实施例中，窗口台面160为p+-型InP，其具有的带隙能量大约为1.35eV，因此可以传输具有大于约0.92m的波长的光。在另一个优选实施例中，窗口台面160的材料为与InP晶格匹配的p+-型InGaAsP。选取具有合适的带隙能量的晶格匹配的InGaAsP的合成物作为窗口台面160的材料。
[38]如图2所示，APD半导体主体200可以被结合进APD的各种实施例中。APD半导体主体200包括PIN光电二极管半导体主体100的衬底110、吸收层130、缓变层140、阻挡层150以及窗口台面160。此外，APD半导体主体200包括层堆叠220，所述层堆叠220除了包括PIN光电二极管半导体主体100的第一缓冲层121以外，还包括第二缓冲层222、倍增层223以及场控制层224。第二缓冲层222被置于第一缓冲层121的上表面上，倍增层223被置于第二缓冲层222的上表面上，以及场控制层224被置于倍增层223的上表面上。
[39]用于调节晶格失配的第二缓冲层222为第一导电型的非本征半导体材料，所述材料优选与衬底110的半导体材料晶格匹配。第二缓冲层222优选为组分均质。优选地，第二缓冲层222为n-型或p-型掺杂的半导体化合物，例如，n-型或p-型III-V族半导体化合物。更为优选地，第二缓冲层222为n+-型或p+-型重度掺杂的半导体化合物，例如n+-型或p+-型III-V族半导体化合物。在优选实施例中，第二缓冲层222为n+-型
以下称为InAlAs，其与InP晶格匹配。晶格匹配的InAlAs的组成为In0.52Al0.48As。
[40]在雪崩倍增过程中用于倍增载流子的倍增层223为半导体材料，所述材料优选与衬底110的半导体材料晶格匹配。倍增层223优选为组分均质。在一些例子中，倍增层223为本征半导体材料。在这种例子中，倍增层223优选为意外掺杂半导体化合物，例如本征III-V族半导体化合物。在一个优选实施例中，倍增层223为与InP晶格匹配的本征InAlAs材料。
[41]在其他实施例中，倍增层223为第二导电型的非本征半导体材料。在这种例子中，倍增层223优选为p-型或n-型掺杂的半导体化合物，例如，p-型或n-型III-V族半导体化合物。更为优选地，倍增层223为p-型或n-型轻度掺杂的半导体化合物，例如p-型或n-型III-V族半导体化合物。在另一个优选实施例中，倍增层223为与InP晶格匹配的p-型InAlAs材料。
[42]用于控制倍增层223中电场的场控制层224为第二导电型的非本征半导体材料，所述材料优选与衬底110的半导体材料晶格匹配。场控制层224优选为组分均质。优选地，场控制层224为p-型或n-型掺杂的半导体化合物，例如，p-型或n-型III-V族半导体化合物。更为优选地，场控制层224为p+-型或n+-型重度掺杂的半导体化合物，例如p+-型或n+-型III-V族半导体化合物。在优选实施例中，场控制层224为与InP晶格匹配的p+-型InAlAs材料。
[43]如图3所示，PIN光电二极管300的第一实施例包括PIN光电二极管半导体主体100，在所述半导体主体100中的衬底110为第一导电型的非本征半导体材料。此外，PIN光电二极管300包括盖层370、抗反射层380、顶接触390以及底接触391。盖层370被置于窗口台面160的上表面上。抗反射层380被置于除了盖层370的上表面的接触区域371以外的盖层370的上表面上、窗口台面160的侧表面上、以及除了阻挡层150的上表面的窗口区域151以外的阻挡层150的上表面上。顶接触390被置于盖层370的上表面的接触区域371上，底接触391被置于衬底110的下表面上。优选地，盖层370上表面的接触区域371为环形，顶接触390为环状，以及底接触391为圆形。
[44]用于欧姆接触的盖层370为第二导电型的非本征半导体材料，所述材料优选与衬底110的半导体材料晶格匹配。盖层370优选为组分均质。优选地，盖层370为p-型或n-型掺杂的半导体化合物，例如，p-型或n-型III-V族半导体化合物。更为优选地，盖层370为p+-型或n+-型重度掺杂的半导体化合物，例如p+-型或n+-型III-V族半导体化合物。在优选实施例中，盖层370为与InP晶格匹配的p+-型InGaAs材料。
[45]用于抑制光反射的抗反射层380为绝缘材料，如SiNx、SiOxNy或SiO2。在优选实施例中，抗反射层380的材料为SiNx。
[46]顶接触390和底接触391为金属材料。优选地，顶接触390包括多层金属材料。在优选实施例中，顶接触390包括钛层、铂层以及金层。在优选实施例中，底接触391为金-锗合金材料。
[47]如图4所示，APD 400的第一实施例包括APD半导体主体200，APD半导体主体200中的衬底110为第一导电型的非本征半导体材料。此外，APD 400还包括PIN光电二极管300的盖层370、抗反射层380、顶接触390以及底接触391。
[48]如图5所示，PIN光电二极管500的第二实施例包括PIN光电二极管半导体主体100，PIN光电二极管半导体主体100的衬底110为第一导电型的非本征半导体材料。PIN光电二极管500也包括PIN光电二极管300的底接触391。此外，PIN光电二极管500还包括盖环570、抗反射层580以及顶接触590。盖环570的成分基本上与PIN光电二极管300的盖层370相同，盖环570被置于窗口台面160的上表面的环形盖区域561上。抗反射层580的成分基本上与PIN光电二极管300的抗反射层380相同，抗反射层580被置于除了窗口台面160的上表面的盖区域561以外的窗口台面160的上表面上、窗口台面160的侧表面上、以及除了阻挡层150的上表面的窗口区域151以外的阻挡层150的上表面上。顶接触层590的成分基本上与PIN光电二极管300的顶接触390相同，顶接触层590被置于盖环570的上表面上。
[49]如图6所示，APD 600的第二实施例包括APD半导体主体200，APD半导体主体200中的衬底110为第一导电型的非本征半导体材料。APD 600也包括PIN光电二极管300的底接触391，以及PIN光电二极管500的盖环570、抗反射层580和顶接触590。
[50]如图7所示，PIN光电二极管700的第三实施例被优化以用于正面照光(topillumination)。PIN光电二极管700包括PIN光电二极管半导体主体100，PIN光电二极管半导体主体100中的衬底110为第一导电型的非本征半导体材料。此外，PIN光电二极管700还包括分布式布拉格反射器(DBR)层725，所述反射器层725作为层堆叠120的一部分。第一缓冲层121被置于DBR层725的上表面上。PIN光电二极管700也包括PIN光电二极管300的盖层370、抗反射层380、顶接触390以及底接触391。
[51]用于将光反射至吸收层130的DBR层725为第一导电型的非本征半导体材料，所述材料优选与衬底110的半导体材料晶格匹配。优选地，DBR层725包括两种组分交替分布的多个层。优选地，DBR层725为两种n-型或p-型掺杂的半导体化合物，例如，n-型或p-型III-V族半导体化合物。在优选实施例中，DBR层725包括与InP晶格匹配的n-型InAlAs层和与InP晶格匹配的n-型As(以下称为InGaAlAs)层的交替分布的多个层。晶格匹配的InGaAlAs的组分范围为
As，其中0x 0.47和0 y 0.48。选取具有合适的折射率的晶格匹配的InGaAlAs的组分用于DBR层725的材料，以提供布拉格反射。
[52]如图8所示，APD800的第三实施例被优化以用于正面照光。APD800包括APD半导体主体200，APD半导体管主体200中的衬底110为第一导电型的非本征半导体材料。此外，APD800还包括PIN光电二极管700中的分布式布拉格反射器(DBR)层725，所述反射层725作为层堆叠220的一部分。第一缓冲层121被置于DBR层725的上表面上。APD800也包括PIN光电二极管300的盖层370、抗反射层380、顶接触390以及底接触391。
[53]如图9所示，PIN光电二极管900的第四实施例被优化以用于正面接触(topcontacting)。PIN光电二极管900包括PIN光电二极管半导体主体100，PIN光电二极管半导体主体100中的衬底110为半绝缘半导体材料。此外，PIN光电二极管900还包括低位台面(lower mesa)993，所述低位台面993包括阻挡层150、缓变层140、吸收层130以及层堆叠120的上部。优选地，低位台面993为圆柱形并且具有的直径大于窗口台面160的直径。
[54]PIN光电二极管900也包括盖层370和PIN光电二极管300中的顶接触390，以及抗反射层980和底接触991。抗反射层980的材料组分与PIN光电二极管300中的抗反射层380的组分基本相同，抗反射层980被置于除了盖层370的上表面的接触区域371以外的盖层370的上表面上、窗口台面160的侧面上、除了阻挡层150的上表面的窗口区域151以外的阻挡层150的上表面上、低位台面993的侧面上以及除了层堆叠120的下部的上表面的接触区域926以外的层堆叠120的下部的上表面上。底接触层991的材料组分与PIN光电二极管300中的底接触391的组分基本相同，底接触层991被置于层堆叠120的下部的上表面的接触区域926上。优选地，层堆叠120的下部的上表面的接触区域926为环形，并且底接触层991为环状。
[55]如图10所示，PIN光电二极管1000的第五实施例被优化以用于正面接触。PIN光电二极管1000包括PIN光电二极管半导体主体100，PIN光电二极管半导体主体100中的衬底110为半绝缘半导体材料。PIN光电二极管1000也包括盖层370和PIN光电二极管300的顶接触390，以及PIN光电二极管900的低位台面993、抗反射层980以及底接触991。此外，PIN光电二极管1000还包括注入区域1081，注入区域1081被置于阻挡层150、缓变层140以及吸收层130中，位于低位台面993的周缘。
[56]用于抑制电流的注入区域1081被注入离子，如H+或B+，使得阻挡层150、缓变层140以及吸收层130的半导体材料在注入区域1081中为绝缘。
[57]如图11所示，PIN光电二极管1100的第六实施例被优化以用于正面接触。PIN光电二极管1100包括PIN光电二极管半导体主体100，PIN光电二极管半导体主体100中的衬底110为半绝缘半导体材料。PIN光电二极管1100也包括PIN光电二极管300的盖层370、抗反射层380以及顶接触390，和PIN光电二极管900的低位台面993和底接触991。此外，PIN光电二极管1100还包括绝缘材料的钝化层1182。钝化层1182被置于低位台面993的侧面上，和除了层堆叠120的下部的上表面的接触区域926以外的层堆叠120的下部的上表面上。
[58]在一些例子中，可以省略抗反射层380，并且钝化层1182可以被置于除了盖层370的上表面的接触区域371以外的接触层370的上表面上、窗口台面160的侧面上，和除了阻挡层150的上表面的窗口区域151以外的阻挡层150的上表面上，以及被置于低位台面993的侧面上和除了层堆叠120的下部的上表面的接触区域926以外的层堆叠120的下部的上表面上。
[59]用于钝化被暴露的表面的钝化层1182为绝缘材料。在优选实施例中，钝化层1182为苯环丁烯(benzocyclobutene(BCB))。在另一个优选实施例中，钝化层1182为聚酰亚胺(polyimide)。
[60]如图12所示，PIN光电二极管1200的第七实施例被优化以用于正面接触。PIN光电二极管1200包括PIN光电二极管半导体主体100，PIN光电二极管半导体主体100中的衬底110为半绝缘半导体材料。此外，PIN光电二极管1200还包括PIN光电二极管300的盖层370、抗反射层380以及顶接触390，PIN光电二极管900的低位台面993和底接触991，PIN光电二极管1000的注入区域1081，以及PIN光电二极管1100的钝化层1182。如前所述，在一些例子中，抗反射层380可以被省略。
[61]如图13所示，PIN光电二极管1300的第八实施例被优化以用于底面照光(bottomillumination)。PIN光电二极管1300包括PIN光电二极管半导体主体100，PIN光电二极管半导体主体100中的衬底110为具有第一导电型的非本征半导体材料。PIN光电二极管1300也可以包括PIN光电二极管300的盖层370。
[62]此外，PIN光电二极管1300包括抗反射层1380、反射性顶接触1390，以及底接触1391。抗反射层1380的材料组分与PIN光电二极管300中的抗反射层380的组分基本相同，抗反射层1380被置于除了衬底110的底面的接触区域1311以外的衬底110的底表面上。反射性顶接触1390被置于盖层370的上表面上。优选地，反射性顶接触1390为圆形。底接触1391的材料组分与PIN光电二极管300中的底接触391的组分基本相同，底接触1391被置于衬底110的底面的接触区域1311上。反射层1390被置于盖层370的上表面上。优选地，衬底110底面的接触区域1311为环形，并且底接触1391为环状。
[63]用于将光反射至吸收层130的反射性顶接触1390为金属材料。优选地，反射性顶接触1390包括多层金属材料层。在优选实施例中，顶接触390包括钛层、铂层以及金层。
[64]如图14所示，APD1400的第四实施例被优化以用于底面照光。APD1400包括APD半导体主体200，APD半导体主体200中的衬底110为具有第一导电型的非本征半导体材料。APD1400也包括PIN光电二极管300的盖层370，以及PIN光电二极管1300的抗反射层1380、反射性顶接触1390，以及底接触1391。
[65]如图15所示，PIN光电二极管1500的第九实施例被优化以用于底面照光。PIN光电二极管1500包括PIN光电二极管半导体主体100，PIN光电二极管半导体主体100中的衬底110为具有第一导电型的非本征半导体材料。PIN光电二极管1500也包括PIN光电二极管300的盖层370，以及PIN光电二极管1300的抗反射层1380、反射性顶接触1390，以及底接触1391。此外，PIN光电二极管1500的衬底110包括被置于衬底110的底表面上的微透镜(microlens)1512，用于将光会聚至吸收层130。
[66]如图16所示，APD1600的第五实施例被优化以用于底面照光。APD1600包括APD半导体主体200，APD半导体主体200中的衬底110为具有第一导电型的非本征半导体材料。APD1600也包括PIN光电二极管300的盖层370，以及PIN光电二极管1300的抗反射层1380、反射性顶接触1390，以及底接触1391。此外，APD1600的衬底110还包括PIN光电二极管1500的微透镜1512。
[67]本发明也提供了制造高可靠性光电二极管的方法的几种实施例。如图1所示，制造PIN光电二极管半导体主体100的方法可以被合并进制造PIN光电二极管的方法的各种实施例中。为了制造PIN光电二极管半导体主体100，在第一步中提供衬底110。然后，通过在衬底110的上表面上外延生长至少第一缓冲层121，从而在衬底110的上表面上外延生长层堆叠120。吸收层130在层堆叠120的上表面上外延生长，缓变层140在吸收层130的上表面上外延生长，以及阻挡层150在缓变层140的上表面上外延生长。阻挡层150被蚀刻以暴露缓变层140的上表面的窗口区域141，其起到蚀刻阻止的作用。然后，窗口层在阻挡层150的上表面上和在缓变层140的上表面的窗口区域141上外延再生长。窗口层被蚀刻，以形成窗口台面160以及暴露除了阻挡层150的上表面的窗口区域151以外的阻挡层150的上表面。
[68]如图2所示，制造APD半导体主体200的方法可以被合并进制造APD的方法的各种实施例中。APD半导体主体200的制造方法结合了制造PIN光电二极管半导体主体100的方法。为了制造APD半导体主体200，层堆叠220通过一系列步骤被外延生长在衬底110的上表面上。第一步是，第一缓冲层121被外延生长。然后，第二缓冲层222在第一缓冲层121的上表面上被外延生长，倍增层223在第二缓冲层222的上表面上被外延生长，以及场控制层224在倍增层223的上表面上被外延生长。
[69]如图3和图4所示，PIN光电二极管300和APD 400的制造方法分别结合了制造PIN光电二极管半导体主体100和APD半导体主体200的方法。为了制造PIN光电二极管300和APD400，在蚀刻窗口台面160之前，在窗口层的上表面上外延再生长盖层370。在窗口台面160被蚀刻后，抗反射层380被沉积在盖层370的上表面上，窗口台面160的侧面上，以及除了阻挡层150的上表面的窗口区域151以外的阻挡层150的上表面上。然后，蚀刻抗反射层380以暴露盖层370的上表面的接触区域371。顶接触390被沉积在盖层370的上表面的接触区域371上，并且底接触391被沉积于衬底110的底表面上。
[70]如图5和图6所示，PIN光电二极管500和APD600的制造方法分别结合了制造PIN光电二极管半导体主体100和APD半导体主体200的方法。为制造PIN光电二极管500和APD600，在蚀刻窗口台面160之前，在窗口层的上表面上外延再生长盖层370并蚀刻盖层370以在窗口台面160的上表面的环形盖区域561上形成盖环570。在窗口台面160被蚀刻后，抗反射层580被沉积在盖环570的上表面上，除了窗口台面160的上表面的盖区域561以外的窗口台面160的上表面上，窗口台面160的侧面上，以及除了阻挡层150的上表面的窗口区域151以外的阻挡层150的上表面上。然后，抗反射层580被蚀刻以暴露盖环570的上表面。顶接触590被沉积在盖环570的上表面上，并且底接触391被沉积在衬底110的底表面上。
[71]如图7和图8所示，PIN光电二极管700和APD800的制造方法分别结合了制造PIN光电二极管300和APD400的方法。为制造PIN光电二极管700和APD800，分别在生长层堆叠120和220的步骤中加入额外的步骤。在外延生长第一缓冲层121之前，外延生长DBR层725。
[72]如图9所示，PIN光电二极管900的制造方法结合了制造PIN光电二极管半导体主体100的方法。为制造PIN光电二极管900，在外延生长窗口台面160之前，在窗口层的上表面上外延再生长盖层370。在窗口台面160被蚀刻之后，阻挡层150、缓变层140、吸收层130、以及层堆叠120的上部被蚀刻，以形成低位台面993并且暴露层堆叠120的下部的上表面。然后，抗反射层980被沉积在盖层370的上表面上，窗口台面160的侧面上，除了阻挡层150的上表面的窗口区域151以外的阻挡层150的上表面上，低位台面993的侧面上，以及层堆叠120的下部的上表面上。抗反射层980被蚀刻以暴露盖层370的上表面的接触区域371和层堆叠120的下部的上表面的接触区域926。顶接触390被沉积在盖层370的上表面的接触区域371上，并且底接触991被沉积在层堆叠120的下部的上表面的接触区域926上。
[73]如图10所示，PIN光电二极管1000的制造方法结合了制造PIN光电二极管900的方法。为制造PIN光电二极管1000，在沉积抗反射层980之前，通过将离子注入阻挡层150、缓变层140和吸收层130，在低位台面993的周缘形成注入区域1081。
[74]如图11所示，PIN光电二极管1100的制造方法结合了制造PIN光电二极管半导体主体100的方法。为制造PIN光电二极管1100，在蚀刻窗口台面160之前，在窗口层的上表面上外延再生长盖层370。当窗口台面160被蚀刻以后，抗反射层380被沉积在盖层370的上表面上，窗口台面160的侧面上，以及除了阻挡层150的上表面的窗口区域151以外的阻挡层150的上表面上。阻挡层150、缓变层140、吸收层130以及层堆叠120的上部被蚀刻以形成低位台面993。然后，钝化层1182被沉积在低位台面993的侧面上，以及层堆叠120的下部的上表面上。在一些例子中，沉积抗反射层380的步骤可以省略，并且钝化层1182可以被沉积盖层370的上表面上，窗口台面160的侧面上，除了阻挡层150的上表面的窗口区域151以外的阻挡层150的上表面上，以及低位台面993的侧面上，和层堆叠120的下部的上表面上。然后，在一些例子中，抗反射层380或钝化层1182被蚀刻以暴露接触层370的上表面的接触区域371，并且钝化层1182被蚀刻以暴露层堆叠120的下部的上表面的接触区域926。顶接触390被沉积在盖层370的上表面的接触区域371上，并且底接触991被沉积在层堆叠120的下部的上表面的接触区域926上。
[75]如图12所示，如图11所示，PIN光电二极管1200的制造方法结合了制造PIN光电二极管1100的方法。为制造PIN光电二极管1200，在沉积钝化层1182之前，通过将离子注入阻挡层150、缓变层140以及吸收层130，在低位台面993的周缘形成注入区域1081。
[76]如图13和图14所示，PIN光电二极管1300和雪崩二极管1400的制造方法分别结合了制造PIN光电二极管半导体主体100和APD半导体主体200的方法。为制造PIN光电二极管1300和APD1400，在蚀刻窗口台面160之前，在窗口层的上表面上外延再生长盖层370。在窗口台面160被蚀刻后，抗反射层1380被沉积在衬底110的底表面上。然后，抗反射层1380被蚀刻以暴露衬底110的底面的接触区域1311。反射性顶接触1390被沉积在盖层370的上表面上，并且底接触1391被沉积在衬底110的底面的接触区域1311上。
[77]如图15和图16所示，PIN光电二极管1500和APD1600的制造方法分别结合了制造PIN光电二极管1300和APD1400的方法。为了制造PIN光电二极管1500和APD1600，在沉积抗反射层1380之前，蚀刻衬底110的底面以形成微透镜1512。
[78]如上所述的制造光电二极管的方法的实施例中的步骤采用传统技术，在此不做详细描述，因为这些技术为本领域技术人员所熟知。层堆叠120和220、吸收层130、缓变层140以及阻挡层150的外延生长，和窗口层和盖层370的外延再生长，优选通过金属有机化学气相沉积(MOCVD)或分子束外延(MBE)方法完成。抗反射层380、580、980和1380、窗口层、阻挡层150、缓变层140、吸收层130、层堆叠120的上部、以及衬底110的蚀刻，优选采用光刻处理中的湿化或干化化学蚀刻方法完成。抗反射层380、580、980和1380、和钝化层1182的沉积，优选采用化学气相沉积(CVD)完成。顶接触390和590、反射性顶接触1390、和底接触391、991和1391的沉积，优选采用光刻剥离(lift-off)处理中的热蒸发、电子束蒸发或溅射方法完成。注入区域1081通过离子注入形成。
[79]当然，在不脱离本发明的精神和范围的条件下，有可能设计出许多其他的实施例。
Claims (25)
1、一种光电二极管，包括
半导体材料的衬底；
层堆叠，所述层堆叠被置于所述衬底的上表面上，其中，所述层堆叠包括第一导电型的非本征半导体材料的第一缓冲层，用于调节晶格失配；
本征半导体材料的吸收层，用于吸收光以产生载流子，所述吸收层被置于所述层堆叠的上表面上；
本征半导体材料的缓变层，用于促进电流流动，所述缓变层被置于所述吸收层的上表面上；
第一导电型的非本征半导体材料的阻挡层，用于抑制电流流动，所述阻挡层被置于除了所述缓变层的上表面的窗口区域以外的缓变层的上表面上；以及
第二导电型的非本征半导体材料的窗口台面，用于将光传输至所述吸收层，所述窗口台面被置于所述阻挡层的上表面的窗口区域上和所述缓变层的上表面的窗口区域上。
2、如权利要求1所述的光电二极管，其中所述层堆叠由所述第一缓冲层组成。
3、如权利要求1所述的光电二极管，其中所述层堆叠进一步包括：
第一导电型的非本征半导体材料的第二缓冲层，用于调节晶格失配，所述第二缓冲层被置于所述第一缓冲层的上表面上；
半导体材料的倍增层，用于在雪崩倍增过程中倍增载流子，所述倍增层被置于所述第二缓冲层的上表面上；以及
第二导电型的非本征半导体材料的场控制层，用于在所述倍增层中控制电场，所述场控制层被置于所述倍增层的上表面上。
4、如权利要求1所述的光电二极管，进一步包括：第二导电型的非本征半导体材料的盖层，用于欧姆接触，所述盖层被置于所述窗口台面的上表面上。
5、如权利要求4所述的光电二极管，进一步包括：
绝缘材料的抗反射层，用于抑制光的反射，所述抗反射层被置于除了所述盖层的上表面的接触区域以外的所述盖层的上表面上、所述窗口台面的侧面上、以及除了所述阻挡层的上表面的所述窗口区域以外的所述阻挡层的上表面上；
金属材料的顶接触，被置于所述盖层的上表面的所述接触区域上；以及
金属材料的底接触，被置于所述衬底的底表面上。
6、如权利要求1所述的光电二极管，进一步包括：
第二导电型的非本征半导体材料的盖环，用于欧姆接触，所述盖环被置于所述窗口台面的上表面的盖区域上；
绝缘材料的抗反射层，用于抑制光的反射，所述抗反射层被置于除了所述窗口台面的上表面的所述盖区域以外的所述窗口台面的上表面上；
金属材料的顶接触，被置于所述盖环的上表面上；以及
金属材料的底接触，被置于所述衬底的底表面上。
7、如权利要求1所述的光电二极管，其中所述层堆叠进一步包括：第一导电型的非本征半导体材料的分布式布拉格反射器DBR层，用于将光反射至所述吸收层，其中，所述第一缓冲层被置于所述DBR层的上表面上。
8、如权利要求1所述的光电二极管，进一步包括：低位台面，所述低位台面包括所述阻挡层、所述缓变层、所述吸收层以及所述层堆叠的上部。
9、如权利要求4所述的光电二极管，进一步包括：
低位台面，所述低位台面包括所述阻挡层、所述缓变层、所述吸收层以及所述层堆叠的上部；
绝缘材料的抗反射层，用于抑制光的反射，所述抗反射层被置于除了所述盖层的上表面的接触区域以外的所述盖层的上表面上、所述窗口台面的侧表面上、除了所述阻挡层的上表面的所述窗口区域以外的所述阻挡层的上表面上、所述低位台面的侧表面上、以及除了所述层堆叠的下部的上表面的接触区域以外的所述层堆叠的下部的上表面上；
金属材料的顶接触，被置于所述盖层的上表面的所述接触区域上；以及
金属材料的底接触，被置于所述层堆叠的下部的上表面的所述接触区域上。
10、如权利要求8所述的光电二极管，进一步包括：注入区域，用于抑制电流流动，所述注入区域被置于所述阻挡层、所述缓变层以及所述吸收层中，位于所述低位台面的周缘。
11、如权利要求4所述的光电二极管，进一步包括：
低位台面，所述低位台面包括所述阻挡层、所述缓变层、所述吸收层以及所述层堆叠的上部；
绝缘材料的抗反射层，用于抑制光的反射，所述抗反射层被置于除了所述盖层的上表面的接触区域以外的所述盖层的上表面上、所述窗口台面的侧表面上、以及除了所述阻挡层的上表面的所述窗口区域以外的所述阻挡层的上表面上；
绝缘材料的钝化层，用于钝化被暴露的表面，所述钝化层被置于所述低位台面的侧表面上、以及除了所述层堆叠的下部的上表面的接触区域以外的所述层堆叠的下部的上表面上；
金属材料的顶接触，被置于所述盖层的上表面的所述接触区域上；以及
金属材料的底接触，被置于所述层堆叠的下部的上表面的所述接触区域上。
12、如权利要求4所述的光电二极管，进一步包括：
绝缘材料的抗反射层，用于抑制光的反射，所述抗反射层被置于除了所述衬底的底表面的接触区域以外的所述衬底的底表面上；
金属材料的反射性顶接触，用于将光反射至所述吸收层，所述反射性顶接触被置于所述盖层的上表面上；
金属材料的底接触，被置于所述衬底的底表面的所述接触区域上。
13、如权利要求12所述的光电二极管，其中所述衬底包括微透镜，用于将光会聚至所述吸收层，所述微透镜被置于所述衬底的底表面上。
14、一种制造光电二极管的方法，包括以下步骤：
a)提供半导体材料的衬底；
b)在所述衬底的上表面上外延生长层堆叠，其中所述外延生长层堆叠包括外延生长第一导电型的非本征半导体材料的缓冲层，用于调节晶格失配；
c)在所述层堆叠的上表面上外延生长本征半导体材料的吸收层，用于吸收光以产生载流子；
d)在所述吸收层的上表面上外延生长本征半导体材料的缓变层，用于促进电流流动；
e)在所述缓变层的上表面上外延生长第一导电型的非本征半导体材料的阻挡层，用于抑制电流流动；
f)蚀刻所述阻挡层以暴露所述缓变层的上表面的窗口区域；
g)在所述阻挡层的上表面上和所述缓变层的上表面的所述窗口区域上外延生长第二导电型的非本征半导体材料的窗口层；以及
h)蚀刻所述窗口层以形成窗口台面用以将光传输至所述吸收层，并且暴露除了所述阻挡层的上表面的窗口区域以外的所述阻挡层的上表面。
15、如权利要求14所述的方法，其中所述步骤b)进一步包括：
在所述第一缓冲层的上表面上外延生长第一导电型的非本征半导体材料的第二缓冲层，所述第二缓冲层用于调节晶格失配；
在所述第二缓冲层的上表面上外延生长半导体材料的倍增层，所述倍增层用于在雪崩倍增过程中倍增载流子；以及
在所述倍增层的上表面上外延生长第二导电型的非本征半导体材料的场控制层，所述场控制层用于在所述倍增过程中控制电场。
16、如权利要求14所述的方法，进一步包括以下步骤：在所述窗口层的上表面上外延再生长第二导电型的非本征半导体材料的盖层，所述盖层用于欧姆接触。
17、如权利要求16所述的方法，进一步包括步骤：
将绝缘材料的抗反射层沉积在所述盖层的上表面上、所述窗口台面的侧面上、以及除了所述阻挡层的上表面的所述窗口区域以外的所述阻挡层的上表面上，所述抗反射层用于抑制光的反射；
蚀刻所述抗反射层以暴露所述盖层的上表面的接触区域；
将金属材料的顶接触沉积在所述盖层的上表面的所述接触区域上；以及
将金属材料的底接触沉积在所述衬底的底表面上。
18、如权利要求16所述的方法，进一步包括步骤：
在所述窗口台面的上表面的接触区域上蚀刻所述盖层以形成盖环，所述盖环用于欧姆接触；
将绝缘材料的抗反射层沉积在所述盖环的上表面上、除了所述窗口台面的上表面的所述盖区域之外的所述窗口台面的上表面上、所述窗口台面的侧面上、以及除了所述阻挡层的上表面的所述窗口区域之外的所述阻挡层的上表面上；
蚀刻所述抗反射层以暴露所述盖环的上表面；
将金属材料的顶接触沉积在所述盖环的上表面上；以及
将金属材料的底接触沉积在所述衬底的底表面上。
19、如权利要求14所述的方法，其中所述步骤b)进一步包括：在所述DBR层的上表面上外延生长所述第一缓冲层之前，外延生长所述第一导电型的非本征半导体材料的分布式布拉格反射DBR层，所述DBR层用于将光反射至所述吸收层。
20、如权利要求14所述的方法，进一步包括以下步骤：蚀刻所述阻挡层、所述缓变层、所述吸收层以及所述层堆叠的上部，以形成低位台面并且暴露所述层堆叠的下部的上表面。
21、如权利要求16所述的方法，进一步包括以下步骤：
蚀刻所述阻挡层、所述缓变层、所述吸收层以及所述层堆叠的上部，以形成低位台面并且暴露所述层堆叠的下部的上表面；
将绝缘材料的抗反射层沉积在所述盖层的上表面上、所述窗口台面的侧面上、除了所述阻挡层上表面的所述窗口区域以外的所述阻挡层的上表面上、所述低位台面的侧面上、以及所述层堆叠的下部的上表面上，所述抗反射层用于抑制光的反射；
蚀刻所述抗反射层以暴露所述盖层的上表面的接触区域和所述层堆叠的下部的上表面的接触区域；
将金属材料的顶接触沉积在所述盖层的上表面的所述接触区域上；以及
将金属材料的底接触沉积在所述层堆叠的下部的上表面的所述接触区域上。
22、如权利要求20所述的方法，进一步包括以下步骤：将离子注入所述阻挡层、所述缓变层以及所述吸收层，以在所述阻挡层、所述缓变层以及所述吸收层中，在所述低位台面的周缘形成注入区域，所述注入区域用于抑制电流流动。
23、如权利要求16所述的方法，进一步包括以下步骤：
将绝缘材料的抗反射层沉积在所述盖层的上表面上、所述窗口台面的侧表面上、以及除了所述阻挡层的上表面的所述窗口区域之外的所述阻挡层的上表面上，所述抗反射层用于抑制光的反射；
蚀刻所述阻挡层、所述缓变层、所述吸收层以及所述层堆叠的上部，以形成低位台面并且暴露所述层堆叠的下部的上表面；
将绝缘材料的钝化层沉积在所述低位台面的侧面上和所述层堆叠的下部的上表面上，所述钝化层用于钝化被暴露的表面；
蚀刻所述抗反射层以暴露所述盖层的上表面的接触区域；
蚀刻所述钝化层以暴露所述层堆叠的下部的上表面的接触区域；
将金属材料的顶接触沉积在所述盖层的上表面的所述接触区域上；以及
将金属材料的底接触沉积所述层堆叠的下部的上表面的所述接触区域上。
24、如权利要求16所述的方法，进一步包括以下步骤：
将绝缘材料的抗反射层沉积在所述衬底的底表面上，所述抗反射层用于抑制光的反射；
蚀刻所述抗反射层以暴露所述衬底的底表面上的接触区域；
将金属材料的反射性顶接触沉积在所述盖层的上表面上，所述反射性顶接触用于将光反射至所述吸收层；以及
将金属材料的底接触沉积在所述衬底的底表面的所述接触区域上。
25、如权利要求24所述的方法，进一步包括以下步骤：蚀刻所述衬底的底表面以形成微透镜，所述微透镜用于将光会聚至所述吸收层。
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