CN101540282B

CN101540282B - 半导体迭层与其制造方法

Info

Publication number: CN101540282B
Application number: CN2009101385782A
Authority: CN
Inventors: 侯智元
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2009-05-08
Filing date: 2009-05-08
Publication date: 2012-08-01
Anticipated expiration: 2029-05-08
Also published as: CN101540282A

Abstract

本发明提供一种半导体迭层与其制造方法。一种半导体迭层的制造方法，其包括下列步骤。首先，于基板上形成非晶硅层。接着，对非晶硅层的表面进行表面处理。之后，于经过表面处理后的非晶硅层的表面上形成掺杂微晶硅层，其中非晶硅层与掺杂微晶硅层之间的界面缺陷，在宽度为1.5微米与厚度为40纳米的一截面范围内，所占的截面积比例小于或等于10％。上述半导体迭层的制造方法可应用于半导体元件的制程中，以有效减少半导体迭层的界面缺陷。

Description

半导体迭层与其制造方法

技术领域

本发明是有关于一种半导体迭层(semiconductor stacking layer)以及其制造方法，且特别是有关于一种具有非晶硅层(amorphous silicon layer，a-Si layer)以及微晶硅层(microcrystalline silicon layer，μc-Si layer)的半导体迭层以及其制造方法。

背景技术

近年来，由于半导体制造技术与光电技术的成熟，带动了平面显示器的蓬勃发展，其中薄膜电晶体液晶显示器(TFT-LCD)具有操作电压低、反应速度快、重量轻以及体积小等优点，而逐渐成为显示器产品的主流。

已知的薄膜电晶体包括基板、栅极、栅绝缘层、半导体层、欧姆接触层、源极与漏极。其中，栅极配置于基板上，而栅绝缘层配置于基板上并覆盖栅极。半导体层配置于栅绝缘层上，并位于栅极上方。欧姆接触层配置于部分半导体层上，而源极与漏极配置于欧姆接触层上。当开启电压输入至栅极时，半导体层便被开启而处于导通的状态，此时，源极与漏极之间便可通过半导体层导通。

一般而言，薄膜电晶体中的半导体层主要是由通道层与欧姆接触层所构成，通道层的材质为未掺杂的非晶硅(un-doped a-Si)或是轻掺杂的非晶硅(lightly doped a-Si)，而欧姆接触层的材质则为n型重掺杂的非晶硅(n-typeheavily doped a-Si)或是n型重掺杂的微晶硅(n-type heavily doped μc-Si)。相较于非晶硅材料，由于微晶硅本身的材料与结构特性，微晶硅拥有较佳的掺杂效率(doping efficiency)以及较低的电阻率(resistivity)，因此微晶硅已逐渐被应用于欧姆接触层的制作上。但是，当微晶硅被应用在薄膜电晶体或其他半导体元件的制作上时，常因微晶硅与其他薄膜间特性的差异而造成微晶硅与其他薄膜的介面存在缺陷(defect)，而这些缺陷会影响到半导体元件特性。

因此，如何克服或改善微晶硅与其他薄膜的介面存在缺陷的问题，实为目前半导体元件在制作上尚待克服的课题之一。

发明内容

本发明提出一种半导体迭层，其具有良好的电气特性。

本发明提出一种半导体迭层的制造方法，其可有效减少半导体迭层中非晶硅层与掺杂微晶硅层之间的界面缺陷。

本发明提供一种半导体迭层的制造方法，其包括下列步骤。首先，于基板上形成非晶硅层。接着，对非晶硅层的表面进行表面处理。之后，于经过表面处理后的非晶硅层的表面上形成掺杂微晶硅层，其中非晶硅层与掺杂微晶硅层之间存在界面缺陷，在宽度为1.5微米与厚度为40纳米的截面范围内，界面缺陷所占的截面积比例小于或等于10％。

在本发明的一实施例中，上述的表面处理包括利用氢气等离子体、氩气等离子体，或是氮气等离子体对非晶硅层的表面进行一前处理。

在本发明的一实施例中，上述的界面缺陷所占的截面积比例介于2％至10％之间。

在本发明的一实施例中，上述的半导体迭层的制造方法，其中在形成掺杂微晶硅层后，界面缺陷是非连续地分布于非晶硅层的表面上。

本发明提供一种半导体迭层，其包括非晶硅层以及掺杂微晶硅层。掺杂微晶硅层位于非晶硅层的表面上，其中非晶硅层与掺杂微晶硅层之间存在界面缺陷，在宽度为1.5微米与厚度为40纳米的截面范围内，界面缺陷所占的截面积比例小于或等于10％。

在本发明的一实施例中，上述的界面缺陷具多孔性(porosity)。

在本发明的一实施例中，上述的界面缺陷是非连续地分布于非晶硅层与掺杂微晶硅层之间。

基于上述，本发明在沉积掺杂微晶硅层于非晶硅层上之前，通过对非晶硅层表面进行表面处理，使非晶硅层表面有利于后续掺杂微晶硅层的成长，因此本发明可以明显减少非晶硅层与掺杂微晶硅层之间的界面缺陷。

附图说明

图1A～图1C为本发明一实施例的半导体迭层的制造方法的剖面示意图。

图2为图1C的局部放大示意图。

图3A～图3D为本发明一实施例的一种薄膜电晶体的制造方法的剖面示意图。

图4为图3C的局部放大示意图。

图5A～图5B分别为半导体迭层中未经表面处理与经表面处理的非晶硅层与掺杂微晶硅层的电子显微照像图。

附图标号

100、300：半导体迭层

110、310：基板

120、320：非晶硅层

120a、320a：表面

130、330：掺杂微晶硅层

312：栅极

314：栅绝缘层

330a：图案化掺杂微晶硅层

350a：源极

350b：漏极

T：表面处理

A：截面范围

D：界面缺陷

具体实施方式

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

第一实施例：

图1A～图1C为本发明一实施例的一种半导体迭层的制造方法的剖面示意图。请先参考图1A，首先，于基板110上形成非晶硅层120。接着，请参考图1B，在形成非晶硅层120之后，对非晶硅层120的表面120a进行表面处理T。此举主要可以令非晶硅层120的表面120a上的硅原子能够更有秩序地排列。换言之，在经过表面处理T之后，非晶硅层120的表面120a有利于后续掺杂微晶硅层130的形成。

在本实施例中，表面处理T是利用氢气等离子体(H2 plasma)对非晶硅层120的表面120a进行前处理。详细而言，氢气等离子体可使非晶硅层120的表面120a上的结构更为致密，以改善其与掺杂微晶硅层130的接合能力。在其他可行的实施例中，表面处理T则可利用氩气等离子体或氮气等离子体对非晶硅层120的表面120a进行前处理。

请参考图1C，于经过表面处理T的非晶硅层120的表面120a上形成掺杂微晶硅层130。在本实施例中，掺杂微晶硅层130可以是N型、P型掺杂微晶硅层或其组合。

图2为图1C的局部放大示意图。请参照图2，承上所述，非晶硅层120与掺杂微晶硅层130之间存在界面缺陷D，在宽度为1.5微米与厚度为40纳米的截面范围A内，所占的截面积比例小于或等于10％。在本实施例中，在宽度为1.5微米与厚度为40纳米的截面范围A内，界面缺陷D所占的截面积比例是介于2％至10％之间，而较佳比例是介于5％至10％之间。除此之外，界面缺陷D具多孔性(porous)。在本实施例中，在形成掺杂微晶硅层130后，界面缺陷D是非连续地分布于非晶硅层120的表面120a上。

值得一提的是，本发明并不限制半导体迭层100的应用范围与使用型态。半导体迭层100也可以进一步应用于不同类型的半导体元件的制造上，例如薄膜电晶体。此外，本发明亦能够广泛地利用在各种终端应用产品之中，例如薄膜液晶显示器或太阳能电池等。以下将以第二实施例说明将本发明的半导体迭层的制作方法应用于薄膜电晶体的制作时的步骤。

第二实施例：

图3A～图3D为本发明一实施例的一种薄膜电晶体的制造方法的剖面示意图。请先参考图3A，在本实施例中，先在基板310上形成一栅极312与一栅绝缘层314。详细而言，栅极312的作法是先于基板310上形成一栅极材料层(未绘示)。接着，图案化前述的栅极材料层以形成栅极312。之后，于栅极312与基板310上形成栅绝缘层314。最后，于栅绝缘层314上形成非晶硅层320，如图3A所示。

接着，请参考图3B，在形成非晶硅层320之后，对非晶硅层320的表面320a进行表面处理T。此举主要可以令非晶硅层320的表面320a上的硅原子能够更有秩序地排列。换言之，在经过表面处理T之后，非晶硅层320的表面320a有利于后续掺杂微晶硅层330的形成，因此，在掺杂微晶硅层330形成的前先进行表面处理T能够有效减少非晶硅层320与掺杂微晶硅层330之间的界面缺陷D。

在本实施例中，表面处理T是利用氢气等离子体(H2 plasma)对非晶硅层320的表面320a进行前处理。详细而言，氢气等离子体前处理可使非晶硅层320的表面320a的结构更为致密，以改善其与掺杂微晶硅层330的接合能力，而减少界面间缺陷的发生。在其他可行的实施例中，表面处理T则可利用氩气等离子体或氮气等离子体对非晶硅层320的表面320a进行前处理。

请参考图3C与图3D，于经过表面处理T之后的非晶硅层320的表面320a上形成掺杂微晶硅层330，如图3C所示。在本实施例中，掺杂微晶硅层330可以是N型、或是P型掺杂微晶硅层或其组合。

在本实施例中，掺杂微晶硅层330形成之后，接着在基板310上形成源极350a与漏极350b，并覆盖掺杂微晶硅层330。详细而言，先在基板310上形成金属材料层(未绘示)以覆盖前述掺杂微晶硅层330。接着，图案化此金属材料层以及部份掺杂微晶硅层330，并形成具有源极350a、漏极350b与图案化掺杂微晶硅层330a的薄膜电晶体300，如图3D所示。由于经过表面处理T的非晶硅层320与掺杂微晶硅层330间的界面缺陷D较少，因此，薄膜电晶体300具有较佳的电气特性。

图4为图3C的局部放大示意图。请参照图4，承上所述，非晶硅层320与掺杂微晶硅层330之间存在界面缺陷D，而在宽度为1.5微米与厚度为40纳米的截面范围A内，界面缺陷D所占的截面积比例小于或等于10％。在本实施例中，在宽度为1.5微米与厚度为40纳米的截面范围A内，界面缺陷D所占的截面积比例是介于2％至10％，而较佳是在5％至10％之间。除此之外，在本实施例中，界面缺陷D具多孔性(porous)。在本实施例中，在形成掺杂微晶硅层330后，界面缺陷D是非连续地分布于非晶硅层320的表面320a上。

在非晶硅层120上形成掺杂微晶硅层130之前，若先经过表面处理T，对于降低界面缺陷D的截面积比例确实有正面影响，请参考以下的实验。

图5A～图5B分别为半导体迭层中未经表面处理与经表面处理的非晶硅层与掺杂微晶硅层的电子显微照像图。其中，非晶硅层120的厚度约为200至220纳米，掺杂微晶硅层130的厚度约为240至260纳米；由图5A与图5B可清楚得知，在一定的截面积范围A之内，半导体迭层100中的非晶硅层120如未经表面处理T，其在非晶硅层120与掺杂微晶硅层130间所具有的界面缺陷D的截面积明显大于经表面处理T的界面缺陷D的截面积，且经表面处理T所产生的界面缺陷D是非连续地分布于非晶硅层120的表面上。亦即，在非晶硅层120上形成掺杂微晶硅层130之前，先对非晶硅层120进行表面处理T，能有效减少非晶硅层120与掺杂微晶硅层130之间的界面缺陷D。

综上所述，本发明在非晶硅层上形成掺杂微晶硅层之前，先对非晶硅层进行一表面处理，以使非晶硅层的表面有利于后续掺杂微晶硅层的成长，故本发明能减少非晶硅层与掺杂微晶硅层之间界面缺陷。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中一般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求范围所界定为准。

Claims

1.一种半导体迭层的制造方法，其特征在于，所述方法包括：

于一基板上形成一非晶硅层；

对所述非晶硅层的一表面进行一表面处理，所述表面处理包括利用一氢气等离子体，或一氩气等离子体，或一氮气等离子体对所述非晶硅层的所述表面进行一前处理；以及

于经过所述表面处理后的所述非晶硅层的所述表面上形成一掺杂微晶硅层，其中所述非晶硅层与所述掺杂微晶硅层之间的界面缺陷，在宽度为1.5微米与厚度为40纳米的一截面范围内，所占的截面积比例小于或等于10％。

2.如权利要求1所述的半导体迭层的制造方法，其特征在于，在宽度为1.5微米与厚度为40纳米的所述截面范围内，所述界面缺陷所占的截面积比例介于2％至10％之间。

3.如权利要求1所述的半导体迭层的制造方法，其特征在于，在宽度为1.5微米与厚度为40纳米的所述截面范围内，所述界面缺陷所占的截面积比例介于5％至10％之间。

4.如权利要求1所述的半导体迭层的制造方法，其特征在于，在形成所述掺杂微晶硅层后，所述界面缺陷是非连续地分布于所述非晶硅层的界面上。

5.一种半导体迭层，其特征在于，所述半导体迭层包括：

一非晶硅层；以及

一掺杂微晶硅层，位于所述非晶硅层的一表面上，其中所述非晶硅层与所述掺杂微晶硅层之间存在多个界面缺陷，在宽度为1.5微米与厚度为40纳米的一截面范围内，所占的截面积比例小于或等于10％。

6.如权利要求5所述的半导体迭层，其特征在于，在宽度为1.5微米与厚度为40纳米的所述截面范围内，所述界面缺陷所占的截面积比例介于2％至10％之间。

7.如权利要求5所述的半导体迭层，其特征在于，在宽度为1.5微米与厚度为40纳米的所述截面范围内，所述界面缺陷所占的截面积比例介于5％至10％之间。

8.如权利要求5所述的半导体迭层，其特征在于，所述界面缺陷具多孔性。

9.如权利要求5所述的半导体迭层，其特征在于，所述界面缺陷是非连续地分布于所述非晶硅层与所述掺杂微晶硅层之间。