CN101523558A - 用于具有应变含锗层的器件的uv辅助电介质形成 - Google Patents

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Abstract

一种形成半导体器件的方法包括：在真空处理工具中提供衬底，该衬底具有在衬底上的应变含Ge层和在应变含Ge层上的含Si层；将衬底维持在低于700℃的温度下；以及在UV辅助氧化工艺中将含Si层暴露于氧化基，以在最小化下层的应变含Ge层中的氧化和应变松弛的同时形成含Si电介质层。提供了一种半导体器件，包括衬底、衬底上的应变含Ge层、以及形成在应变含Ge层上的含Si电介质层。该半导体器件还可包含在含Si电介质层上的栅极电极层或者含Si电介质层上的高k层和高k层上的栅极电极层。

Description

用于具有应变含锗层的器件的UV辅助电介质形成
技术领域
本发明涉及半导体处理，更具体而言涉及形成半导体器件，该半导体器件包含覆盖应变含锗层的含硅电介质层。
背景技术
在半导体器件中，应变锗(s-Ge)、应变硅(s-Si)和应变硅锗(s-SiGe)层是非常有希望作为未来的晶体管沟道材料的。与使用传统(无应变)硅衬底制作的器件相比，使用应变衬底的器件(例如，金属氧化物半导体场效应晶体管(MOSFET))已经在实验上证明表现出增强的器件性能。潜在的性能改善包括器件驱动电流和跨导增大，以及在不牺牲电路速度的前提下缩放操作电压的能力增强，以降低功耗。
通常，应变层的形成是当这些层被生长在由晶态材料形成的衬底上时在这些层中引入应变的结果，其中晶态材料的晶格常数大于或小于应变层的晶格常数。Ge的晶格常数大约比Si的晶格常数大4.2％，并且SiGe合金的晶格常数相对于其Ge浓度是线性的。在一个示例中，包含50％原子的Ge的SiGe合金的晶格常数为约Si的晶格常数的1.02倍。
在MOSFET中覆盖沟道材料的是栅极电介质材料，并且栅极电极材料上覆于栅极电介质材料。当前用于形成电介质层(例如，栅极电介质材料)的方法一般需要高温氧化工艺以实现期望的电气属性。当前，需要超过700℃的衬底温度，典型的是800℃或者更高的衬底温度。或者，等离子体氧化可以用于在较低温度下形成电介质层。然而，本发明的发明人观察到，以上传统电介质形成工艺在应用于应变含Ge层时产生了一些缺陷。
发明内容
因此，本发明的实施例针对最小化上述问题和/或与使用应变含Ge层的方法和器件有关的其他问题中的任何一个。
这些和/或其他目的可以由本发明的实施例实现，本发明的实施例提供了一种低温紫外(UV)辐射暴露工艺，用于为包含应变含Ge材料的器件形成含Si电介质层，例如SiO2、SiON或SiN电介质层。含Ge材料可包括Ge和SiGe层。该工艺使用UV辐射和处理气体(包含含氧气体、含氮气体或者含氧氮气体)以及低于700℃的衬底温度，以在最小化下层的应变含Ge层中的氧化和应变松弛的同时，形成具有优异的电介质属性的高度均匀的、超薄的含Si电介质层。在器件中，含Si电介质层或者可以单独用作栅极电介质层，或者可以用作界面层与高k电介质材料组合使用。
因而，根据本发明的一个实施例，该方法包括：在真空处理工具中提供衬底，该衬底具有在衬底上的应变含Ge层和在应变含Ge层上的含Si层；将衬底维持在低于700℃的温度下；以及在UV辅助氧化工艺中将含Si层暴露于氧化基，以在最小化下层的应变含Ge层中的氧化和应变松弛的同时形成含Si电介质层。
根据本发明的另一个实施例，提供了一种半导体器件，包括衬底、衬底上的应变含Ge层、形成在应变含Ge层上的含Si电介质层，其中含Si电介质层是通过以下方式形成的：在低于700℃的衬底温度下、在UV辅助氧化工艺中将覆盖应变含Ge层的含Si层暴露于氧化基，以在最小化下层的应变含Ge层中的氧化和应变松弛的同时形成含Si电介质层。该半导体器件还可包含在含Si电介质层上的栅极电极层或者在含Si电介质层上的高k层和在高k层上的栅极电极层。
附图说明
在附图中：
图1A-1E示意性地示出了对应于用于形成根据本发明实施例的包含应变含Ge层的半导体器件的处理步骤的器件剖视图；
图2A和2B示意性地示出了根据本发明实施例的包含应变含Ge层的半导体器件的剖视图；
图3是用于形成根据本发明实施例的包含应变含Ge层的半导体器件的工艺流程图；
图4示意性地示出了用于形成根据本发明实施例的半导体器件的真空处理工具；以及
图5是根据本发明实施例的用于处理半导体器件的包含紫外(UV)辐射源的处理系统的简化框图。
具体实施方式
如在上面背景技术部分中指出的，本发明的发明人观察到，传统的电介质形成技术在应用于应变含Ge层时可能形成缺陷。具体而言，传统的高衬底温度已被观察到导致了缺陷形成，这至少是由于诸如Ge和SiGe之类的应变含Ge沟道材料中的部分应变松弛和/或应变含Ge层的部分氧化。此外，由于电介质层只能是几个单原子层的厚度，因此电介质层下方的应变含Ge层可能在传统等离子体氧化期间受到高能量的等离子体物质的损伤。本发明的实施例旨在提供低温电介质形成工艺，该工艺最小化了应变含Ge层中的氧化和应变松弛，而不会对下层的应变Ge层产生传统的等离子体损伤。
本发明的实施例提供了一种用于形成高性能器件的方法，该器件包含形成在应变含Ge材料上的超薄含Si电介质层。例如，含Si电介质层或者可以单独用作栅极电介质层，或者可以用作与高k电介质材料结合的界面层。根据本发明的一个实施例，含Si电介质层可包括SiO2层、SiON层或SiN层，或者其中两者或更多者的组合。
在下面描述的附图中，为了便于参考，在所有附图中当指代附图共有的相同或类似特征时使用共用标号。
图1A-1E示意性地示出了对应于用于形成根据本发明实施例的包含应变含Ge层的半导体器件的处理步骤的器件剖视图。在图1A中，衬底(晶片)100可以是任何尺寸的，例如200mm衬底、300mm衬底或者甚至更大的衬底。在一个示例中，衬底可以是n型Si衬底。根据本发明的一个实施例，衬底100可包含SiGe缓冲层。
图1B示出了形成在衬底100上的应变含Ge层102。应变含Ge层102可以是Ge层或SixGe1-x层，其中x是Si的原子分数，1-x是Ge的原子分数。这里所用的“SiGe”指SixGe1-x合金，其中0.1≤1-x<1。示例性的SixGe1-x合金包括Si0.1Ge0.9、Si0.2Ge0.8、Si0.3Ge0.7、Si0.4Ge0.6、Si0.5Ge0.5、Si0.6Ge0.4、Si0.7Ge0.3、Si0.8Ge0.2和Si0.9Ge0.1。应变含Ge层102例如可以具有约1nm和约20nm之间的厚度，或者具有约5nm和约10nm之间的厚度。在一个示例中，应变含Ge层102可以是沉积在经松弛的Si0.5Ge0.5缓冲层上的压应变Ge层或张应变SixGe1-x(x>0.5)。
图1C示出了形成在衬底100上的应变含Ge层102上的含Si层104。含Si层104例如可以具有约0.3nm和约2nm之间的厚度，或者具有约0.5nm和约1nm之间的厚度。含Si层104可包含Si层、SiO2层、SiN层或SiON层、或者其中两者或更多者的组合。在一个示例中，含Si层104可包含覆盖Si层的SiO2层。在另一个示例中，含Si层104可包含覆盖Si层的SiN层或SiON层。Si层可以是结晶态的、多晶态的或无定形的。根据本发明的一个实施例，Si层可以是张应变Si层。
图1D示出了在将衬底100维持在低于700℃的温度下的同时、图1C中所示的含Si层104被暴露于UV辐射105和包含含氧、含氮或含氧氮气体的处理气体以通过含Si层104的氧化形成含Si电介质层104a的情形。UV辐射暴露可以利用包含UV辐射源的处理系统执行，这将在下面结合图5描述。这里所用的含Si层104的氧化是指含Si层104和氧、氮或者氧和氮之间的、将氧、氮、或者氧和氮两者结合到含Si层104中的化学反应。因而，氧化可以形成包括SiO2层、SiON层或SiN层的含Si电介质层104a。UV辅助氧化工艺包括将含Si层104暴露于氧化基，氧化基包括氧基、氮基、或者氧基和氮基两者，这些游离基对于形成图1E中所示的含Si电介质层104a是有效的，同时不会显著氧化或松弛下层的应变含Ge层102。可以预期，电介质形成工艺可以氧化含Si层104的整个垂直厚度，但是这不是必需的，因为可能发生含Si层104的整个垂直厚度的部分氧化。此外，本领域技术人员将很容易认识到，整个所形成的含Si电介质层104a中的元素组分可能不是均匀的，而是可具有一种垂直组分分布特性。在一个示例中，层104a内的不同元素可能具有不同的垂直组分分布特性。含Si电介质层104a可以具有约0.3nm和约2nm之间的厚度，或者具有约0.5nm和约1nm之间的厚度。
根据本发明的一个实施例，含Si电介质层104a可包含含Si和O的氧化物层、含Si、O和N的氧氮化物层、或者含Si和N的氮化物层。根据本发明的一个实施例，含Si电介质层104a可包含诸如SiOx层之类的氧化物层，其中x≤2。在一个示例中，含Si电介质层104a可包含SiO2。在另一个示例中，含Si电介质层104a可包含SiOx层，其中1<x<2。根据本发明的另一个实施例，含Si电介质层104a可包含诸如SiOxNy层之类的氧氮化物层。在一个示例中，SiOxNy层的组分可包括0<x≤2且0<y≤0.25。根据本发明的另一个实施例，含Si电介质层104a可包含SixNy层。SixNy层的组分可包括x≤3且y≤4，例如完全氮化的Si3N4层。总地来说，含Si电介质层104a可包含SiOx、SiOxNy或SixNy的电介质层，或者其中两者或更多者的组合。在这里，这些电介质层分别被称为SiO2、SiON或SiN电介质层。
器件中SiO2、SiON或SiN电介质层之间的选择可以取决于所期望的电气属性和与高k材料的材料兼容性。例如，SiO2电介质层在传统上被观察为具有比SiON电介质层更好的电气属性，但是SiON和SiN电介质层可能在扩散阻挡方面更好，并且可以具有比SiO2电介质层更高的介电常数，从而增大了栅极堆叠的整体介电常数，其代价是降低了器件中的电子迁移率。
图2A和2B示意性地示出了根据本发明实施例的包含应变含Ge层的半导体器件的剖视图。在图2A和2B的示意性剖视图中，MOSFET 20、30的源极和漏极区域未被示出。图2A示出了MOSFET 20的剖视图，MOSFET 20包含在含Si电介质层104a上的栅极电极层106和氧化物间隔物110。
图2B示出了MOSFET 30的剖视图，MOSFET 30包含在含Si电介质层104a上的高k电介质层108、在高k层108上的栅极电极层106以及氧化物间隔物110。高k电介质层108例如可包含金属氧化物或金属硅化物，包括Ta2O5、TiO2、ZrO2、Al2O3、Y2O3、HfSiOx、HfO2、ZrO2、ZrSiOx、TaSiOx、SrOx、SrSiOx、LaOx、LaSiOx、YOx或YSiOx，或者其中两者或更多者的组合。高k电介质层108的厚度例如可以介于约2nm和约20nm之间，并且可以约为4nm。
栅极电极层106例如可以约为10nm厚，并且可包含多晶硅、金属或含金属材料，包括W、WN、WSix、Al、Mo、Ta、TaN、TaSiN、HfN、HfSi、HfSiN、Ti、TiN、TiSiN、Mo、MoN、Re、Pt或Ru。
图3是根据本发明一个实施例用于形成包含应变含Ge层的半导体器件的工艺流程图。现在参考图1A-E和3，工艺300在步骤302中包括在真空处理工具中提供衬底100。根据本发明的一个实施例，真空处理工具可以是图4中所示的真空处理工具400。
在步骤304中，在衬底100上沉积应变含Ge层102。应变SiGe层102例如可以通过化学气相沉积(CVD)利用反应物气体混合物来形成，反应物气体混合物包含含硅气体和含锗气体，含硅气体例如是甲硅烷(SiH4)、乙硅烷(Si2H6)、氯硅烷(SiClH3)、二氯硅烷(SiCl2H2)、三氯硅烷(SiCl3H)或六氯乙硅烷(Si2Cl6)，含锗气体例如是锗烷(GeH4)。应变Ge层102例如可以利用包含GeH4的反应物气体、在低于700℃的衬底温度下通过CVD形成。或者，应变含Ge层102可以通过诸如溅射之类的物理气相沉积(PVD)方法沉积。
在步骤306中，在应变含Ge层102上形成含Si层104。含Si层104例如可以是利用包含含硅气体(诸如Si2Cl6)的反应物气体、在低于700℃的衬底温度下通过CVD形成的Si层。
应变含Ge层102和含Si层104例如可以在批处理系统中沉积，批处理系统被配置为处理约100个衬底(晶片)或更少的衬底。或者，可以利用单晶片处理系统。衬底可以是任何尺寸的，例如200mm衬底、300mm衬底或者甚至更大的衬底。用于沉积应变含Ge层102和含Si层104的处理条件可包括小于约100Torr的处理室压强。仅作为示例，在批处理系统中，室压强可以小于约1Torr，例如约为0.3Torr。作为另一示例，在单晶片处理系统中，室压强可以在约1-20Torr的范围内。可用于沉积应变含Ge层102和含Si层104的示例性批处理系统在美国专利申请公布No.2005/0066892 A1中有所描述，该申请的全部内容通过引用结合于此。
在步骤308中，在UV辅助工艺中，将含Si层在低于700℃的衬底温度下暴露于氧化基，这将在下面进一步讨论。
尽管图3的步骤304和306示出了应变含Ge层的沉积和Si层的形成，但是在将含Si层104暴露于UV辐射的同一真空处理工具中实际形成这些层并不是本发明所必需的。然而，在真空处理工具中形成这些层可以最小化这些层的氧化和污染，然后再将含Si层104暴露于UV辐射和处理气体以形成含Si电介质层104a。另外，应变含Ge层和含Si层之一或者这两者可以在实现本发明之前被设在衬底上。也就是说，步骤304和306的实际执行对于实现本发明并不是必需的。
例如，根据本发明的一个实施例，在真空处理工具中可设置一衬底，在该衬底100上包含了应变含Ge层102。之后，在应变含Ge层102上形成含Si层104(步骤306)，并且将含Si层104暴露于UV辐射以及包含含氧、含氮、或者含氧氮气体的处理气体，以形成含Si电介质层104a(步骤308)。在一个示例中，在应变含Ge层102上形成含Si层104之前，可以在真空处理工具中去除通过将衬底经过空气转移到真空处理工具而形成在应变含Ge层102上的任何含Ge氧化物。在一个示例中，由于含Ge氧化物在适中温度下可能是挥发性的，因此从应变含Ge层102去除含Ge氧化物的部分可以通过退火工艺执行。
根据本发明的另一个实施例，在真空处理工具中可设置衬底100，衬底100包含在衬底100上的应变含Ge层102和在应变含Ge层102上的含Si层104。之后，将含Si层104暴露于UV辐射以及包含含氧、含氮、或者含氧氮气体的处理气体，以形成含Si电介质层104a(步骤308)。另外，在暴露于UV辐射和处理气体之前，可以去除通过将衬底经过空气转移到真空处理工具而形成在含Si层104上的任何天然氧化物。在一个示例中，天然氧化物去除可以通过化学氧化物去除(COR)工艺执行，其中天然氧化物层被暴露于包括HF和NH3的处理气体以形成经化学处理层。接下来，执行解吸附工艺以去除经化学处理层。在另一个示例中，在暴露于UV辐射之前，可以省略去除形成在含Si层104上的任何天然氧化物层。
如上所述，传统的高温氧化工艺可能氧化或者减轻含Ge层的应变，但是较低温度的传统等离子体氧化工艺可能损伤下层的含Ge层。这种传统氧化等离子体一般的特征在于高电子温度(Te)和高等离子体密度，或者需要长等离子体暴露时间的低电子温度和低等离子体密度。例如，美国专利申请No.11/393,737(该申请的全部内容通过引用结合于此)公开了一种软等离子体电介质形成工艺，该工艺可以提供损伤程度降低的电介质，但是可能需要对于某些工艺来说不可接受的等离子体暴露时间。在步骤308中，在低于700℃的衬底温度下，含Si层104在存在处理气体的情况下被暴露于UV辐射105。本发明的发明人认识到，这种工艺可以提供含Si层104的时间高效的氧化(O、N或者O和N的结合)，同时使得对应变含Ge层102的损伤最小化。UV辐射暴露可以由包含UV辐射源的处理系统(例如在图5中描述的系统)执行。图5中所描述的处理系统的特征在于生成了低能量氧和/或氮基，这种游离基能够对覆盖应变含Ge层102的含Si层104进行基本无损伤的氧化。另外，UV氧化工艺避免或者最小化了下层的应变含Ge层102中的氧化和应变松弛。
根据本发明的一个实施例，含Si层104被氧化以由处理气体形成氧化物层(SiO2)，处理气体包含O2或H2O和诸如Ar、Kr、He或Xe之类的惰性气体。O2或H2O气体的流率可以介于10sccm和500sccm之间，并且惰性气体的流率可以介于500sccm和2000sccm之间。处理室中的气体压强可以介于20mTorr和2000mTorr之间。衬底可以维持在低于700℃的温度下，例如介于室温和低于700℃之间，或者介于约200℃和约500℃之间。在一个示例中，衬底可以维持在约500℃的温度下。
根据本发明的另一个实施例，含Si层104被氧化以由处理气体形成氧氮化物层(SiON)，处理气体包含N2、O2，并且可选地包含诸如Ar、Kr、He或Xe之类的惰性气体。O2气体和N2气体的流率可以介于10sccm和500sccm之间，并且惰性气体的流率可以介于500sccm和2000sccm之间。处理室中的气体压强可以介于20mTorr和2000mTorr之间。衬底可以维持在低于700℃的温度下，例如介于室温和低于700℃之间，或者介于约200℃和约500℃之间。在一个示例中，衬底可以维持在约500℃的温度下。根据本发明的另一个实施例，处理气体可包含NO、NO2或N2O，或其组合，并且可选地包括惰性气体。
根据本发明的另一个实施例，含Si层104被氧化以由UV激发的处理气体形成氮化物层(SiN)，处理气体包含N2或NH3，并且可选地包含诸如Ar、Kr、He或Xe之类的惰性气体。N2气体的流率可以介于10sccm和500sccm之间，并且惰性气体的流率可以介于500sccm和2000sccm之间。处理室中的气体压强可以介于20mTorr和2000mTorr之间。衬底可以维持在低于700℃的温度下，例如介于室温和低于700℃之间，或者介于约200℃和约500℃之间。在一个示例中，衬底可以维持在约500℃的温度下。
根据本发明的另一个实施例，含Si层104被氧化以在顺序UV辅助氧化工艺中形成氧氮化物层(SiON)。例如，通过将含Si层104暴露于UV辐射和包含O2或H2O的第一处理气体，可以首先形成SiO2层，接着将SiO2层暴露于UV辐射和包含N2或NH3的第二处理气体。根据本发明的另一个实施例，通过将含Si层104暴露于UV辐射和包含N2或NH3的第一处理气体，可以首先形成SiN层，接着将SiN层暴露于UV辐射和包含O2或H2O的第二处理气体。这两步工艺可以在同一处理系统中执行，以最小化衬底污染并增大吞吐量，或者，这两步工艺可以在不同处理系统中执行，每个处理系统被配置用于执行这两个步骤之一。上述用于形成氧化物和氮化物层的处理条件可以用于执行形成氧氮化物层的两步工艺。
图4示意性地示出了根据本发明一个实施例用于形成半导体器件的真空处理工具。真空处理工具400包含衬底加载室410和420、处理系统430-460、机械转移系统470以及控制器480。
衬底加载室410和420被用于将衬底转移到真空处理工具400中以进行处理，并在处理之后将衬底移出真空处理工具400。由于真空处理工具400通常处于真空状态下，衬底加载室410和420被配置为对放置在真空处理工具400中的衬底抽真空。如图4所示，衬底加载室410和420耦合到机械转移系统470。机械转移系统470被配置用于在衬底加载室410和420与处理系统430-460之间转移衬底。机械转移系统470例如可以在真空条件下(例如，约为100mTorr或更小)用例如Ar的惰性气体来吹扫。
处理系统430可以被配置用于除气和/或预清洁。当图案化的衬底被放置在真空处理工具400中时，除气可以在抽真空之后执行。除气例如可以通过在存在诸如Ar之类的惰性气体的情况下、将衬底加热到约100℃和约500℃之间的温度来执行。预清洁可包括衬底的轻度等离子体清洁以从衬底表面去除任何天然氧化物或其他杂质。根据一个实施例中，处理系统430可以被配置用于利用化学氧化物去除(COR)处理从衬底表面去除天然氧化物。
处理系统440可以被配置用于通过化学气相沉积(CVD)、等离子体辅助气相沉积(PVD)或原子层沉积(ALD)来在衬底上沉积应变含Ge层(例如，Ge或SiGe)。此外，处理系统440可以被配置用于在沉积应变含Ge层之前在衬底上沉积SiGe缓冲层。SiGe缓冲层可以是厚的、经松弛的SiGe层。处理系统450可以被配置用于在应变含Ge层上形成含Si层。或者，处理系统440可以被配置用于沉积应变含Ge层和含Si层。处理系统460被配置用于通过将含Si层暴露于UV辐射和处理气体来形成含Si电介质层。根据本发明的一个实施例，处理系统460可以是在图5中示出和描述的处理系统500。尽管未示出，但是真空处理工具400还可包含衬底对准系统和被配置用于冷却被处理的衬底的冷却系统。
在处理系统430中除气和/或预清洁之后，衬底被机械转移系统470运输到处理系统440以沉积应变含Ge层。接下来，衬底被机械转移系统470运输到处理系统450以向应变含Ge层上沉积含Si层。接下来，衬底被机械转移系统470运输到处理系统460以将含Si层暴露于UV辐射和处理气体。因而，真空处理工具400允许执行图3的处理步骤302-308，而无需在步骤302-308期间和这些步骤之间暴露于空气。这使得能够形成清洁的材料层，同时对不同层之间的界面有良好的控制。尽管未示出，但是处理工具400可包含额外的处理系统或者与额外的处理系统处于真空连接，该额外的处理系统用于在步骤308中的处理之后进一步处理衬底。例如，一个或多个处理系统可以被配置用于在含Si电介质层上沉积高k层，在沉积高k层之后对高k堆叠进行退火，或者在高k层上沉积栅极电极层。
根据一个实施例，含Si层104可包含通过对Si层进行湿法氧化而形成的低密度化学氧化物层(SiOx)。低密度化学氧化物层随后可以通过暴露于UV辐射和处理气体而被致密化，以形成含Si电介质层104a。含Si电介质层104a可包含SiO2或SiON，或者其组合。
真空处理工具400可以被控制器480控制。控制器480可以耦合到衬底加载室410和420、处理系统430-460以及机械转移系统470并与之交换信息。控制器480可以操作真空处理工具400内的衬底转移操作和在处理系统430-460内执行的衬底处理。在本发明的一个实施例中，控制器480可以通过存储在控制器480的存储器中的程序被编程，以执行本发明的实施例的处理以及与监视这些处理相关联的任何功能。控制器480可以是系统控制器、专用硬件电路、编程通用计算机，例如可以从Texas，Austin的Dell Corporation得到的DELL PRECISION WORKSTATION610TM。
图5是根据本发明实施例用于处理半导体器件的包含UV辐射源的处理系统的简化框图。处理系统500包括处理室581，处理室581中容纳有衬底夹持器582，衬底夹持器582配备有可以是电阻性加热器的加热器583。或者，加热器583可以是灯加热器或者任何其他类型的加热器。此外，处理室581包含连接到处理室581的底部和真空泵587的排出管线。衬底夹持器582可以被驱动机构(未示出)旋转。处理室581包含衬底585上的处理空间586。处理室581的内表面包含由石英制成的内衬垫584以抑制要处理的衬底585的金属污染。
处理室581包含与排出管线586相对的具有喷嘴589的气体管线588，用于使处理气体在衬底585上流动。处理气体在处理空间586中在衬底585上流动，并且被排出管线586从处理室581中抽出。
从喷嘴589供应的处理气体被由UV辐射源591生成的UV辐射激活，UV辐射源591通过UV透射窗口592(例如，石英)将UV辐射发射到喷嘴589和衬底585之间的处理空间586中。UV辐射在处理空间586中形成了氧化基，该氧化基沿着衬底585的表面流动，从而将衬底585暴露于氧化基。氧化基包括O和/或N原子。UV辐射源591被配置为生成UV辐射，该UV辐射能够离解含氧、含氮或者含氧氮气体以形成氧化基。与等离子体处理过程不同，UV辐射基本上不在处理空间586中形成任何离子。通常，UV辐射被认为具有约5nm和约400nm之间的波长。根据本发明的一个实施例，UV辐射源591被配置为生成具有172nm波长的UV辐射。
此外，处理室581包含与排出管线586相反一侧的远程等离子体源593。远程等离子体源593可以用于形成中性和离子化的等离子体激发物质，该物质可以辅助上述的UV附属氧化工艺。包含含氧、含氮或者含氧氮气体的处理气体可以被气体管线594提供到远程等离子体源593以形成等离子体激发的氧化物质。等离子体激发的氧化物质从远程等离子体源593沿着衬底585的表面流动，从而将衬底暴露于等离子体激发的氧化物质。
根据本发明的一个实施例，除了将衬底585暴露于由UV辐射源591生成的氧化基以外，衬底还可以被暴露于由远程等离子体源593生成的等离子体激发的氧化物质。
仍然参考图5，控制器599包括微处理器、存储器和能够生成控制电压的数字I/O端口，该控制电压足以传输并激活到处理系统500的输入以及监视来自处理系统500的输出。而且，控制器599耦合到处理室581、泵587、加热器583、远程等离子体源593和UV辐射源591并与之交换信息。与图4中的控制器499一样，控制器599可以实现为基于UNIX的工作站。或者，控制器599可以实现为通用计算机、数字信号处理系统，等等。
包含UV辐射源的处理系统的进一步的细节在题为“NITRIDINGMETHOD FOR INSULATOION FILM，SEMICONDUCTOR DEVICE ANDPRODUCTION METHOD FOR SEMIDONDUCTOR DEVICE，SUB STRATETREATING DEVICE AND SUB STRATE TREATING METHOD”的未决欧洲专利申请EP1453083A1中有所描述，该申请的全部内容通过引用结合于此。
应当理解，在实施本发明时可以采用对本发明的各种修改和变化。因此，应当理解，在权利要求的范围内，本发明可以按照不同于这里具体描述的方式来实施。

Claims (28)

1.一种形成半导体器件的方法，包括：
在真空处理工具中提供衬底，所述衬底具有在所述衬底上的应变含Ge层和在所述应变含Ge层上的含Si层；
将所述衬底维持在低于700℃的温度下；以及
在UV辅助氧化工艺中将所述含Si层暴露于氧化基，以在最小化下层的应变含Ge层中的氧化和应变松弛的同时形成含Si电介质层。
2.如权利要求1所述的方法，其中所述含Si层包括Si层、SiO2层、SiN层或SiON层，或者其中两者或更多者的组合。
3.如权利要求1所述的方法，其中所述暴露包括将所述含Si层暴露于紫外辐射和处理气体，所述处理气体包含含氧气体、含氮气体或者含氧氮气体。
4.如权利要求3所述的方法，其中所述处理气体包括O2、H2O、N2、NH3、NO、NO2或N2O，或者其中两者或更多者的组合。
5.如权利要求3所述的方法，其中所述暴露包括通过紫外辐射源生成所述紫外辐射，所述紫外辐射源与所述衬底通过对于所述紫外辐射呈透射性的窗口间隔。
6.如权利要求3所述的方法，其中所述暴露包括生成172nm波长的紫外辐射。
7.如权利要求1所述的方法，其中所述含Si电介质层包括SiO2层、SiON层或SiN层，或者其中两者或更多者的组合。
8.如权利要求1所述的方法，其中所述含Si层包括低密度SiOx层，并且所形成的含Si电介质层包括SiO2层、SiON层或其组合。
9.如权利要求7所述的方法，其中所述含Si层具有约0.3nm和约2nm之间的厚度，并且所形成的含Si电介质层具有约0.3nm和约2nm之间的厚度。
10.如权利要求7所述的方法，其中所述含Si层具有约0.5nm和约1nm之间的厚度，并且所形成的含Si电介质层具有约0.5nm和约1nm之间的厚度。
11.如权利要求1所述的方法，其中所述暴露包括：
将所述含Si层暴露于紫外辐射和包括O2或H2O的第一处理气体；以及
之后，将所述含Si层暴露于紫外辐射和包括N2或NH3的第二处理气体。
12.如权利要求1所述的方法，其中所述暴露包括：
将所述含Si层暴露于紫外辐射和包括N2或NH3的第一处理气体；以及
之后，将所述含Si层暴露于紫外辐射和包括O2或H2O的第二处理气体。
13.如权利要求1所述的方法，其中所述提供包括：
在所述衬底上沉积应变含Ge层；以及
在所述应变含Ge层上形成含Si层，其中所述沉积和形成步骤之一或这两者是在所述真空处理工具中执行的。
14.如权利要求1所述的方法，还包括在所形成的含Si电介质层上形成栅极电极层，所述栅极电极层包括多晶硅、W、WN、WSix、Al、Mo、Ta、TaN、TaSiN、HfN、HfSi、HfSiN、Ti、TiN、TiSiN、Mo、MoN、Re、Pt或Ru。
15.如权利要求1所述的方法，还包括：
在所形成的含Si电介质层上形成高k电介质层，其中所述高k电介质层包括Ta2O5、TiO2、ZrO2、Al2O3、Y2O3、HfSiOx、HfO2、ZrO2、ZrSiOx、TaSiOx、SrOx、SrSiOx、LaOx、LaSiOx、YOx或YSiOx，或者其中两者或更多者的组合；以及
在所述高k电介质层上形成栅极电极层，其中所述栅极电极层包括多晶硅、W、WN、WSix、Al、Mo、Ta、TaN、TaSiN、HfN、HfSi、HfSiN、Ti、TiN、TiSiN、Mo、MoN、Re、Pt或Ru。
16.如权利要求1所述的方法，其中所述暴露包括仅氧化所述含Si层的一部分。
17.一种形成MOSFET器件的方法，包括：
在真空处理工具中提供衬底；
在所述衬底上沉积应变含Ge沟道区域；
在所述应变含Ge沟道区域上形成Si层；以及
在UV辅助氧化工艺中将所述Si层暴露于氧化基，以在最小化下层的应变含Ge层中的氧化和应变松弛的同时形成SiO2栅极电介质层。
18.一种半导体器件，包括：
衬底；
所述衬底上的应变含Ge层；以及
形成在所述应变含Ge层上的含Si电介质层，其中所述含Si电介质层是通过以下方式形成的：在UV辅助氧化工艺中将所述应变含Ge层上的含Si层暴露于氧化基，以在最小化下层的应变含Ge层中的氧化和应变松弛的同时形成含Si电介质层。
19.如权利要求18所述的半导体器件，其中所述含Si层包括Si层、SiO2层、SiN层或SiON层，或者其中两者或更多者的组合。
20.如权利要求18所述的半导体器件，其中所述含Si电介质层包括SiO2层、SiON层或SiN层，或者其中两者或更多者的组合。
21.如权利要求18所述的半导体器件，其中所述应变含Ge层包括SixGe1-x，其中0.1≤1-x<1。
22.如权利要求18所述的半导体器件，其中所述应变含Ge层包括应变Ge层。
23.如权利要求18所述的半导体器件，其中所述应变含Ge层上覆于所述衬底上的SiGe缓冲层。
24.如权利要求18所述的半导体器件，其中所暴露的含Si层包括张应变Si层。
25.如权利要求18所述的半导体器件，其中所暴露的含Si层具有约0.3nm和约2nm之间的厚度，并且所述含Si电介质层具有约0.3nm和约2nm之间的厚度。
26.如权利要求18所述的半导体器件，其中所暴露的含Si层具有约0.5nm和约1nm之间的厚度，并且所述含Si电介质层具有约0.5nm和约1nm之间的厚度。
27.如权利要求18所述的半导体器件，还包括所述高k电介质层上的栅极电极层，其中所述栅极电极层包括多晶硅、W、WN、WSix、Al、Mo、Ta、TaN、TaSiN、HfN、HfSi、HfSiN、Ti、TiN、TiSiN、Mo、MoN、Re、Pt或Ru。
28.如权利要求18所述的半导体器件，还包括：
在所述含Si电介质层上的高k电介质层，其中所述高k电介质层包括Ta2O5、TiO2、ZrO2、Al2O3、Y2O3、HfSiOx、HfO2、ZrO2、ZrSiOx、TaSiOx、SrOx、SrSiOx、LaOx、LaSiOx、YOx或YSiOx，或者其中两者或更多者的组合；以及
在所述高k电介质层上的栅极电极层，其中所述栅极电极层包括多晶硅、W、WN、WSix、Al、Mo、Ta、TaN、TaSiN、HfN、HfSi、HfSiN、Ti、TiN、TiSiN、Mo、MoN、Re、或Ru。
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