CN101471328A - 基板面板 - Google Patents
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Abstract
本发明是有关于一种基板面板,包括多个基板条,每一基板条具有多个基板单元,每一基板单元设有一识别标记,该基板面板中所有的识别标记皆不相同,用以识别所述基板单元位于该基板面板的相对位置。进一步可将所述识别标志设于该基板面板的一外露表面并可位于对应基板单元的一角隅。因此,在半导体封装制程(或是半导体晶片组装过程)之中或是之后,由故障或瑕疵基板单元上的识别标记可以追溯其位于该基板面板及其所属的基板条的位置,借以找出可能故障或问题的来源,进行基板面板与半导体封装制程(或是半导体晶片组装过程)的改善。
Description
技术领域
本发明涉及一种印刷电路板,特别是涉及一种适用于半导体封装制程(或是半导体晶片组装过程)的基板面板。
背景技术
在印刷电路板制造过程中,都是依顺序进行多个加工步骤处理,最后经过检查步骤,以制成基板面板(substrate panel)。基板面板裁切成多条基板条(substrate strip)之后,可以进行半导体封装制程(或是半导体晶片组装过程),每一基板条内又包括多个基板单元,作为半导体封装构造中的晶片载体。一般而言,印刷电路板的制造步骤包括内层(inner layer)处理、黑化(black oxide)、压板(MLB LAM.)、钻孔(drilling)、全板电镀(panelplating)、蚀刻(etching)等等。在各制程中,难免会产生不良品,尤其是在全板电镀时,电路板容易因边缘效应(edge effect)而产生电路板内各基板单元(子基板)的电镀厚度不同,造成品质不良或瑕疵。
通常,在生产基板面板的制程中,仅对同一批生产的产品分别给予一个批号以及一检查号,在半导体封装制程(或是半导体晶片组装过程)之中或之后,无法辨识每一基板单元在其所属基板面板与基板条的位置。一基板面板在半导体封装制程(或是半导体晶片组装过程)中会先被切割成多条基板条,在半导体封装制程(或是半导体晶片组装过程)之中,一基板面板中数量庞大的基板单元会被切割分散在每一半导体封装构造,一旦发生基板单元线路故障或瑕疵时,并无法往上追溯到基板面板的印刷电路板制程,这对生产管理、品质的控管以及后续的产品可靠度分析及不良品分析上,就无法找出可能故障或问题的来源以进行印刷电路板的制程改善。目前只有在出货的半导体封装产品(或晶片组装产品)贴上产品出货序号(IDnumber)而已,这些出货序号无从得知其所使用的基板单元在一基板面板的相对位置。
有鉴于上述现有的基板面板存在的缺陷,本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识,并配合学理的运用,积极加以研究创新,以期创设一种新型的印刷电路板,能够改进一般现有的基板面板,使其更具有实用性。经过不断的研究、设计,并经过反复试作样品及改进后,终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于,克服现有的基板面板存在的缺陷,而提供一种新型的基板面板,所要解决的技术问题是通过利用形成于基板单元的识别标记,可识别其在基板面板或基板条的相对位置,而能追溯到制造基板面板的印刷电路板制程以及使用基板条的半导体封装制程(或是半导体晶片组装过程),以便于进行不良分析与制程改善。
本发明的另一目的在于,提供一种新型的基板面板,所要解决的技术问题是通过利用形成于基板单元的外露表面的识别标记,可在半导体封装制程(或是半导体晶片组装过程)之后,由半导体封装产品(或晶片组装产品)追溯到基板面板的印刷电路板制程中可能引发问题或是故障的来源,来进行适当的防护或改善措施。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。
依据本发明提出的基板面板,其包括多个基板条,每一基板条具有多个基板单元,每一基板单元设有一识别标记,所有的识别标记皆不相同,用以识别所述基板单元位于该基板面板的相对位置。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的基板面板,其具有一内表面与一外露表面,所述的识别标记可设于该外露表面。
前述的基板面板,其中所述的识别标记可位于对应基板单元的其中一角隅。
前述的基板面板,其中所述的识别标记可包括有一第一位元、一第二位元以及一第三位元,其中该第一位元可为基板条代码,该第二位元与该第三位元可为所述基板单元在一对应基板条内的编号或代码。
前述的基板面板,其中所述的第一位元可为英文字母,而该第二位元与该第三位元可为阿拉伯数字。
前述的基板面板,其中所述的识别标记可为金属材质。
前述的基板面板,可为一印刷电路板。
前述的基板面板,其中所述的识别标记可选自于数字、英文字母、文字、符号与上述的组合。
前述的基板面板,其中所述的每一基板条的周边可预留有一第一切割道,而在每一基板条内且在每一基板单元的周边可预留有一第二切割道。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案,本发明基板面板具有下列优点及有益效果:
(1)利用形成于基板单元的识别标记,可识别其在基板面板或基板条的相对位置,而能追溯到制造基板面板的印刷电路板制程以及使用基板条的半导体封装制程(或是半导体晶片组装过程),以便于进行不良分析与制程改善。
(2)利用形成于基板单元的外露表面的识别标记,可在半导体封装制程(或是半导体晶片组装过程)之后,由半导体封装产品(或晶片组装产品)追溯到基板面板的印刷电路板制程中可能引发问题或是故障的来源,来进行适当的防护或改善措施。
本发明具有上述优点及实用价值,其不论在产品结构或功能上皆有较大改进,在技术上有显著的进步,并产生了实用的效果,且较现有的基板面板具有增进的突出功效,从而更加适于实用,并具有产业的广泛利用价值,诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段,而可依照说明书的内容予以实施,并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂,以下特举较佳实施例,并配合附图,详细说明如下。
附图说明
图1是本发明基板面板的一具体实施例的表面示意图。
图2是本发明基板面板的一具体实施例的局部截面示意图。
图3是本发明基板面板的一具体实施例的一基板条的示意图及其基板单元的局部放大示意图。
图4是本发明基板面板的一具体实施例的一识别标记的示意图。
图5是本发明基板面板的一具体实施例使用一基板单元所封装完成的一半导体封装构造的截面示意图。
100:基板面板 101:第一切割道
110:基板条 111:基板单元 112:第二切割道
113:中央槽孔 114:外接垫
120:识别标记 121:第一位元 122:第二位元
123:第三位元
130:内表面 140:外露表面
210:晶片 211:焊垫 212:粘晶层
220:焊线 230:封胶体 240:外接端子
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例,对依据本发明提出的基板面板其具体实施方式、结构、特征及其功效,详细说明如后。为了方便说明,在以下的实施例中,相同的元件以相同的编号表示。
请参阅图1及图2所示,本发明一具体实施例的基板面板的表面示意图及其局部截面示意图。该基板面板100可为一印刷电路板。该基板面板100包括多个基板条110(substrate strip),在每一基板条110周边预留有一第一切割道101。例如,在一实施例中,该基板面板100包括有十二个基板条110,针对每一基板条110设定为A区、B区、C区...到L区等十二区。在制成该基板面板100的印刷电路板制程之后以及在准备进行半导体封装制程(或是半导体晶片组装过程)之前,可利用一切割刀具(图未绘出)沿着该基板面板100的第一切割道101切割,而得到多个基板条110。
每一基板条110具有多个基板单元111,这些基板单元111为阵列排列。在每一基板条110内并且每一基板单元111的周边预留有一第二切割道112。该第二切割道112的长度小于同侧的第一切割道101的长度。而所述基板单元111可为记忆卡、球格阵列封装(BGA)或是平面阵列封装(LGA)等的晶片载板。在半导体封装制程(或是半导体晶片组装过程)中,多个基板单元111一体连接在一基板条110,以传输基板条的方式进行半导体封装(或晶片组装),以符合量产需求。并且,每一基板条110可设有多个对位孔(图未绘出)以使得半导体封装(或晶片组装)制程得以自动化。在半导体封装制程(或是半导体晶片组装过程)完成之后,可利用切割刀具(图未绘出)沿着该基板条110的第二切割道112切割,而得到多个如图5所示包括基板单元111的半导体封装产品(或是晶片组合结构)。
如图2所示,每一基板单元111具有多个外接垫114并设有一识别标记120(ID mark),所有的识别标记120皆不相同,用以识别所述基板单元111位于该基板面板100的相对位置。较佳地,所述识别标记120可避开所述外接垫114的位置而位于对应基板单元111的其中一角隅。在本实施例中,所述识别标记120可为金属材质。这些识别标记120可形成在该基板面板100的线路形成阶段,并可借由印刷电路板制程中的蚀刻(etching)方式而形成。
如图3及图4所示,所述识别标记120可包括有一第一位元121、一第二位元122以及一第三位元123,其中该第一位元121可为该基板条110代码,该第二位元122与该第三位元123可为所述基板单元111在一对应基板条110内的编号或代码,可用以作为该基板面板100的管理。所述的识别标记120可选自于符号(special symbol)、数字(number)、英文字母(english text)、文字(text)、图形(graphical)与上述的组合。在本实施例中,该第一位元121可为英文字母,而该第二位元122与该第三位元123可为阿拉伯数字。如图4所示,在一基板单元111上的识别标记120,该第一位元121为英文字母A,这表示该基板单元111属于该基板面板100的A区基板条;该第二位元122为0,该第三位元123为3,这表示该基板单元111在所述基板条110的相对位置。在本实施例中,该第二位元122与该第三位元123合并为一流水号。在不同实施例中,该第二位元122可表示为一基板单元在所属基板条的Y轴(垂直轴)位置;该第三位元123可表示为一基板单元在所属基板条的X轴(水平轴)位置,亦可将两者互换。当一基板条具有超过九排或九列的基板单元,该第二位元122与该第三位元123可选用英文字母,例如英文字母A可表示为第十排或第十列,英文字母D可表示为第十三排或第十三列。此外,该第一位元121亦可为二位数的英文字母,如AB或BC等等,以作为一大面积基板面板的扩充表示。
具体而言,如图2所示,该基板面板100具有一内表面130与一外露表面140。所谓“内表面”是指在半导体封装制程被一封胶体大部分覆盖的表面,或是在晶片组装过程中用以设置晶片的表面。所谓“外表面”指在半导体封装制程(或晶片组装过程)之后呈大比例显露的表面,通常是设有外接垫114的表面接合表面。较佳地,如图3所示,所述识别标志120可设于该外露表面140。在半导体封装制程(或晶片组装过程)之后,当利用一切割刀具,沿着所述基板单元111之间的第二切割道112切割这些基板单元111的周边,以分离这些基板单元111,得到多个单体化的半导体封装构造(如图5所示)或晶片组合结构。从该半导体封装构造的基板单元111的外露表面140仍可观视到该识别标记120,故可由半导体封装产品(或晶片组装产品)追溯到其基板单元在一基板面板内的相对位置,以能对制造基板面板的印刷电路板制程作制程追踪、不良率分析与制程改善。
在一具体实施例中,在使用所述基板条110的半导体封装制程(或是半导体晶片组装过程)之后,如图5所示,一单体化的个别半导体封装构造主要包括一具有识别标记120的基板单元111、一晶片210、多个焊线220以及一封胶体230。该晶片210设于该基板单元111的该内表面130。在本实施例中,是利用一粘晶层212如B阶(B-stage)印刷胶层或是PI(polyimide,聚亚酰胺)胶带等粘晶材料的粘着,将该晶片210的主动面贴附于该基板单元111的该内表面130。该基板单元111内可开设一中央槽孔113,以供所述焊线220通过以使该晶片210的多个焊垫211与该基板单元111电性互连。该封胶体230形成于该基板单元111的该内表面130上以及该中央槽孔113内,以密封该晶片210与所述焊线220,以提供适当的封装保护并防止电性短路与尘埃污染。另外,多个外接端子240设置于该基板单元111的外接垫114。在本实施例中,所述外接端子240可利用植球、钢板印刷或网板印刷等方法配合适当的回焊,以使所述外接端子240固着于在该基板单元111的该外露表面140的外接垫114,借以组成球格阵列封装(BGApackage)。
如图4及图5所示,每一单体化的个别半导体封装构造都具有一识别标志120,利用上述位于该基板单元111的该外露表面140的识别标志120可得知该基板单元111在该基板面板100或该基板条110的相对位置,相同的识别标记120表示在一基板面板内的位置为相同。当发现该半导体封装构造的基板单元111有故障或瑕疵的情形时,可以追溯其根源的母板(基板条与基板面板),借以找出可能故障或问题的来源,进行适当的防护或改善措施。
以上所述,仅是本发明的较佳实施例而已,并非对本发明作任何形式上的限制,本发明技术方案范围当依所附申请专利范围为准。任何熟悉本专业的技术人员可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。
Claims (9)
1、一种基板面板,其特征在于包括多个基板条,每一基板条具有多个基板单元,每一基板单元设有一识别标记,所有的识别标记皆不相同,用以识别所述基板单元位于该基板面板的相对位置。
2、如权利要求1所述的基板面板,其特征在于其具有一内表面与一外露表面,所述的识别标志设于该外露表面。
3、如权利要求1所述的基板面板,其特征在于其中所述的识别标记位于对应基板单元的其中一角隅。
4、如权利要求1所述的基板面板,其特征在于其中所述的识别标记包括有一第一位元、一第二位元以及一第三位元,其中该第一位元为基板条代码,该第二位元与该第三位元为所述基板单元在一对应基板条内的编号或代码。
5、如权利要求4所述的基板面板,其特征在于其中所述的第一位元为英文字母,而该第二位元与该第三位元为阿拉伯数字。
6、如权利要求1所述的基板面板,其特征在于其中所述的识别标记为金属材质。
7、如权利要求1所述的基板面板,其特征在于其为一印刷电路板。
8、如权利要求1所述的基板面板,其特征在于其中所述的识别标记选自于数字、英文字母、文字、符号与上述的组合。
9、如权利要求1所述的基板面板,其特征在于其中所述的每一基板条的周边预留有一第一切割道,而在每一基板条内且在每一基板单元的周边预留有一第二切割道。
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102271464A (zh) * | 2010-06-07 | 2011-12-07 | 宏恒胜电子科技(淮安)有限公司 | 电路板品质的追踪方法 |
CN102339761A (zh) * | 2010-07-14 | 2012-02-01 | 欣兴电子股份有限公司 | 封装结构的制作方法 |
CN102387664A (zh) * | 2010-09-06 | 2012-03-21 | 富葵精密组件(深圳)有限公司 | 电路板印刷方法 |
CN102800656A (zh) * | 2011-05-20 | 2012-11-28 | 精材科技股份有限公司 | 晶片封装体、晶片封装体的形成方法以及封装晶圆 |
CN106783678A (zh) * | 2016-12-08 | 2017-05-31 | 日月光封装测试(上海)有限公司 | 导线框架单元的识别方法、导线框架条及封装体 |
WO2019185000A1 (zh) * | 2018-03-28 | 2019-10-03 | 奥特斯(中国)有限公司 | 部件承载件相关主体的后续制造层结构的通过横向且竖向移位的信息承载结构的可追溯性 |
CN113543528A (zh) * | 2020-04-17 | 2021-10-22 | 无锡深南电路有限公司 | 基板加工方法及设备 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5502249A (en) * | 1994-05-31 | 1996-03-26 | Eastman Chemical Company | Process for the removal of iodine from acetyl compounds |
US6448632B1 (en) * | 2000-08-28 | 2002-09-10 | National Semiconductor Corporation | Metal coated markings on integrated circuit devices |
US6415977B1 (en) * | 2000-08-30 | 2002-07-09 | Micron Technology, Inc. | Method and apparatus for marking and identifying a defective die site |
-
2007
- 2007-12-25 CN CN 200710301384 patent/CN101471328B/zh not_active Expired - Fee Related
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102271464A (zh) * | 2010-06-07 | 2011-12-07 | 宏恒胜电子科技(淮安)有限公司 | 电路板品质的追踪方法 |
CN102271464B (zh) * | 2010-06-07 | 2014-11-26 | 宏恒胜电子科技(淮安)有限公司 | 电路板品质的追踪方法 |
CN102339761A (zh) * | 2010-07-14 | 2012-02-01 | 欣兴电子股份有限公司 | 封装结构的制作方法 |
CN102339761B (zh) * | 2010-07-14 | 2014-05-07 | 欣兴电子股份有限公司 | 封装结构的制作方法 |
CN102387664A (zh) * | 2010-09-06 | 2012-03-21 | 富葵精密组件(深圳)有限公司 | 电路板印刷方法 |
CN102387664B (zh) * | 2010-09-06 | 2013-10-09 | 富葵精密组件(深圳)有限公司 | 电路板印刷方法 |
CN102800656A (zh) * | 2011-05-20 | 2012-11-28 | 精材科技股份有限公司 | 晶片封装体、晶片封装体的形成方法以及封装晶圆 |
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WO2019185000A1 (zh) * | 2018-03-28 | 2019-10-03 | 奥特斯(中国)有限公司 | 部件承载件相关主体的后续制造层结构的通过横向且竖向移位的信息承载结构的可追溯性 |
US11937369B2 (en) | 2018-03-28 | 2024-03-19 | AT&S(China) Co. Ltd. | Traceability of subsequent layer structure manufacturing of main body for component carriers by means of laterally and vertically displaced information carrying structures |
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