CN101471259A - 半导体器件的肖特基二极管及其制造方法 - Google Patents
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Abstract
一种方法，包括：在半导体衬底上形成第一导电型掩埋层；使用外延生长方法在半导体衬底上形成第二导电型外延层以便该外延层围绕掩埋层；从半导体衬底的表面至掩埋层形成第一导电型插塞；从半导体衬底的表面至掩埋层形成第一导电型阱，该第一导电型阱与第一导电型插塞水平隔离；以及形成多个金属接触件，这些金属接触件通过电连接至阱和插塞来分别作为肖特基二极管的阳极和阴极。
Description
本申请基于35U.S.C 119要求第10-2007-0139707号(于2007年12月28日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种半导体器件，更具体地，涉及一种半导体器件的肖特基二极管及其制造方法。
背景技术
通常，二极管的阈值电压可以依赖于二极管物质来变化。例如，当二极管由硅(Si)制成时，二极管的阈值电压大约为0.6V至0.7V。在这种情况下，存在恢复时间(recovery time)，由于在二极管内部剩余少量的载流子，所以即使在断电以后，电流在恢复时间期间仍然流动一定的时间。
肖特基势垒二极管(schottky barrier diode)是一种使用半导体和金属结(semiconductor and metal junction)的二极管，其阈值电压大约为普通二极管阈值电压的二分之一。例如，肖特基二极管的阈值电压大约为0.4V至0.5V。此外，就肖特基二极管来说，电流通过多数载流子而非少数载流子来流动。因此，肖特基二极管具有这样的优点，即由于没有积累效应(accumulation effect)，所以反向恢复时间短。由于这种优势，所以除了低电压应用，肖特基二极管还广泛地应用于高电流和高速整流(rectification)。
然而，肖特基二极管的缺点之一是其漏电流(leakage current)相对较高，而内压(internal pressure)相对较低。鉴于此，肖特基二极管被用于相对较低的电压应用和高电流的整流器应用中。肖特基二极管在高频区(highfrequency region)中被用作整流器。这要求以下特性，即，即使存在高反向击穿电压和预定的正向电压(forward voltage)，仍表现出高电流。就肖特基二极管来说，由于反向偏压下的高漏电流，使得击穿电压很低。这种缺点阻碍了肖特基二极管用作高功率二极管，其中高功率二极管要求高击穿电压。为了解决这个问题，使用一种肖特基二极管，该肖特基二极管具有SiC和金属结的结构，在这种肖特基二极管中，上述结构使用SiC代替硅来作为半导体衬底。此外，使用保护环方法(guardringmethod)。
图1是示出了半导体器件的相关肖特基二极管的横截面图。参照图1，在P型外延层10上形成N+掩埋层12，并且在掩埋层12上方水平地形成很宽的N型阱。在阱14内部，形成多个P型保护环17和多个P型离子注入区16。在外延层10的整个表面上形成氧化层18，并且穿透氧化层18来形成金属布线20，金属布线20用作肖特基二极管的阳极。此外，穿透氧化层18来形成金属布线22和24，金属布线22和24用作肖特基二极管的阴极。
然而，上述相关的肖特基二极管具有一种结构，在该结构中，在整个形成的N型物质12、14以及16内部形成P型保护环17。因此，上述相关的肖特基二极管仍然具有低反向击穿电压。
发明内容
本发明实施例涉及一种半导体器件的肖特基二极管及其制造方法，该半导体器件的肖特基二极管具有高反向击穿电压。本发明实施例涉及一种制造半导体器件的肖特基二极管的方法，该方法包括：在半导体衬底上形成第一导电型掩埋层；使用外延生长方法(epitaxial growth method)在半导体衬底上形成第二导电型外延层，以便该外延层围绕掩埋层；从半导体衬底的表面至掩埋层形成第一导电型插塞；从半导体衬底的表面至掩埋层形成第一导电型阱，该第一导电型阱与第一导电型插塞水平隔离；以及分别形成多个金属接触件，这些金属接触件通过电连接至阱和插塞来作为肖特基二极管的阳极和阴极。
本发明实施例涉及一种半导体器件的肖特基二极管，该肖特基二极管包括：在半导体衬底内部形成的第一导电型掩埋层；在半导体衬底内部形成的第二导电型外延层，该外延层围绕掩埋层；从半导体衬底的表面至掩埋层形成的第一导电型插塞；从半导体衬底的表面至掩埋层形成的第一导电型阱，其中，该第一导电型阱与第一导电型插塞水平隔离；以及多个金属接触件，这些金属接触件通过电连接至阱和插塞来分别形成作为肖特基二极管的阳极和阴极。
本发明实施例涉及一种半导体器件的肖特基二极管及其制造方法，其中，将阱形成到肖特基二极管实际操作的限定区域。因此，通过用低浓度P型外延层替代保护环，肖特基二极管展现出高反向击穿电压，该肖特基二极管只具有阱和外延层，其中，上述保护环是位于插塞和阱之间的空间(间隔，space)，而外延层是P型掺杂层。
附图说明
图1是示出了半导体器件的相关肖特基二极管的横截面图。
实例图2A至图2B是各自示出了根据本发明实施例的半导体器件的肖特基二极管的视图。
实例图3A至3F是示出了根据本发明实施例制造半导体器件的肖特基二极管的方法的横截面图。
具体实施方式
现在，将详细地参照根据本发明实施方式的半导体器件的肖特基二极管，这些本发明实施方式的实例在附图中示出。实例图2A至图2B是各自示出了根据本发明实施例的半导体器件的肖特基二极管的视图。实例图2A是示出了肖特基二极管的横截面图，而实例图2B是示出了肖特基二极管的平面图。
首先，可以在半导体衬底100的内部形成第一导电型掩埋层102A，并且可以在半导体衬底100的内部形成第二导电型外延层104，以便该外延层104围绕掩埋层102A。例如，第一导电型可以是N型，而第二导电型可以是P型。
可以从半导体衬底100的表面至掩埋层102A垂直地形成第一导电型插塞(first conductive type plugs)106和108。可以从半导体衬底100的表面至掩埋层102A垂直地形成第一导电型阱130，其中，第一导电型阱130与第一导电型插塞106和108水平隔离。如实例图2B所示，可以形成插塞106，以便其围绕阱130。阱130可以是实际执行肖特基操作(schottky operation)的有源区。
根据本发明实施例，可以根据肖特基二极管所期望的击穿电压来设计插塞106或108与阱130之间的水平距离。通常，水平距离d的距离越长，肖特基二极管的击穿电压就越高。可以在位于插塞106与阱130之间的半导体衬底100上或上方、以及在位于插塞108与阱130之间的半导体衬底100上或上方形成器件隔离层140。如实例图2A所示，可以将器件隔离层140形成为浅沟槽隔离层(shallow trench isolation layer)。另一方面，与实例图2A中所示的隔离层不同，可以将器件隔离层140形成为LOCOS型。
可以在绝缘层150内部形成多个金属接触件160，以便这些金属接触件可以各自与阱130、插塞106和插塞108电连接。例如，金属接触件160可以由钨制成。可以在各个金属接触件160的顶部上或在各个金属接触件160上方形成金属布线162。经由金属接触件160连接至阱130的金属布线162可以与肖特基二极管的阳极(anode)相对应。经由金属接触件160连接至插塞106和108的金属布线162可以与肖特基二极管的阴极相对应。
下文中，将参照附图来描述根据本发明实施例的制造半导体器件的肖特基二极管的方法。实例图3A至3F是示出了根据本发明实施例的制造半导体器件的肖特基二极管的方法的横截面图。
参照实例图3A，可以在半导体衬底100上或上方形成第一导电型掩埋层102A。例如，可以通过离子注入来在半导体衬底100上形成掩埋层102A。例如，当第一导电型是N型时，可以通过离子注入高浓度N型(N+)杂质到半导体衬底100中来形成N+掩埋层102A。参照实例图3B，可以通过外延生长方法来在半导体衬底100上或上方形成第二导电型外延层104，以便该外延层104围绕掩埋层102A。作为形成外延层104的结果，掩埋层102A存在于外延层104的底部(underneath)。
参照实例图3C，可以从大约半导体衬底100的表面至大约掩埋层102A垂直地形成第一导电型插塞106和108。例如，当第一导电型是N型时，可以通过离子注入高浓度N型(N+)杂质，形成插塞106和插塞108。根据本发明实施例，可以通过在外延层104上或上方形成离子注入掩膜110，然后使用离子注入掩膜110选择性地离子注入杂质到外延层104中来形成插塞106和插塞108，其中离子注入掩膜110用于敞开(open)将要形成插塞的区域。在形成插塞106和插塞108之后，可以去除离子注入掩膜110。
参照实例图3D，可以从大约半导体衬底100的表面至大约掩埋层102A垂直地形成第一导电型阱130，其中第一导电型阱130可以与第一导电型插塞106和108水平隔离。例如可以通过在半导体衬底100的整个表面上或上方形成离子注入掩膜120，以及然后使用该离子注入掩膜120，离子注入杂质到半导体衬底100中来形成阱130，其中离子注入掩膜120用于敞开将要形成阱的区域。
可以根据离子注入掩膜120的开口的宽度来确定插塞106与阱130之间的水平距离d或插塞108与阱130之间的水平距离d。因此，可以调整离子注入掩膜120的开口宽度，以便满足(meet)肖特基二极管的击穿电压。例如，当离子注入掩膜120的开口宽度增加时，可以降低肖特基二极管的反向击穿电压(reverse breakdownvoltage)。当离子注入掩膜120的开口宽度减小时，可以增加肖特基二极管的反向击穿电压。在形成阱130之后，可以去除离子注入掩膜120。
参照实例图3E，可以在插塞106和108与阱130之间形成器件隔离层140。当将器件隔离层140形成为STI层时，可以在位于插塞106和108与阱130之间的半导体衬底上或上方形成沟槽。然后，可以将诸如场氧化物(field oxide)的绝缘物质掩埋在这些沟槽中以形成器件隔离层140。然后，可以形成多个金属接触件160以使它们电连接至阱130以及插塞106和108。
参照实例图3F，可以基本上在包括器件隔离层140的半导体衬底100的整个表面上或上方形成绝缘层150。此后，例如，通过使用光刻法和刻蚀工艺以形成多个通道孔152，可以从绝缘层中去除将要形成各个金属接触件160的空间(部分，space)。例如，可以将诸如钨的金属物质掩埋在通道孔152中以形成金属接触件160。如实例图2A所示，在形成金属接触件之后，可以在各个金属接触件160的顶部上形成金属布线162。根据本发明实施例，可以利用各种不同的工艺来形成金属接触件160和金属布线162。
根据本发明实施例的肖特基二极管采用了一种结构，该结构可以将高浓度N型(N+)插塞106和108以及有源区130垂直地连接至N型掩埋层102A。例如，在双极-CMOS-DMOS(bipolar-CMOS-DMOS)工艺期间，该结构可以被用于双极结型晶体管(BJT)(bipolar junction transistor)。
在本发明所披露的实施例中可以作各种修改和变化，这对本领域技术人员来说是明显和显而易见的。因此，如果这些修改和变化落在所附权利要求和其等同替换的范围内，本发明所披露的实施例旨在覆盖这些明显和显而易见的修改和变化。
Claims (23)
1.一种制造半导体器件的肖特基二极管的方法，包括：
在半导体衬底上方形成第一导电型掩埋层；
在所述半导体衬底上方形成第二导电型外延层，以便所述外延层基本上围绕所述掩埋层；
从大约所述半导体衬底的表面至大约所述掩埋层形成第一导电型插塞；
从大约所述半导体衬底的所述表面至大约所述掩埋层形成第一导电型阱，所述第一导电型阱与所述第一导电型插塞水平隔离；以及
形成连接至所述第一导电型阱的第一电连接，以及形成连接至所述第一导电型插塞的第二电连接。
2.根据权利要求1所述的方法，其中，形成所述第一电连接和所述第二电连接包括形成相应的金属接触件。
3.根据权利要求2所述的方法，其中，每个所述金属接触件包括钨。
4.根据权利要求1所述的方法，其中，所述第一电连接是所述肖特基二极管的阳极，而所述第二电连接是所述肖特基二极管的阴极。
5.根据权利要求1所述的方法，其中，所述第一导电型是N型，而所述第二导电型是P型。
6.根据权利要求1所述的方法，其中，形成所述第二导电型外延层包括使用外延生长方法。
7.根据权利要求1所述的方法，其中，选择所述第一导电型插塞与所述第一导电型阱之间的水平距离来确定所述肖特基二极管的击穿电压。
8.根据权利要求1所述的方法，包括：
在所述第一导电型插塞和所述第一导电型阱之间形成器件隔离层。
9.根据权利要求8所述的方法，其中，形成所述器件隔离层包括：
在位于所述第一导电型插塞与所述第一导电型阱之间的所述半导体衬底上形成沟槽；以及
用绝缘物质掩埋所述沟槽。
10.根据权利要求1所述的方法，其中，所述第一导电型掩埋层形成在所述第二导电型外延层的底部。
11.根据权利要求1所述的方法，其中，形成所述第一导电型插塞包括：
在所述第二导电型外延层上方形成离子注入掩膜，所述离子注入掩膜用于暴露将要形成所述插塞的区域；
使用所述离子注入掩膜来在所述第二导电型外延层上方形成所述第一导电型插塞；以及
去除所述离子注入掩膜。
12.根据权利要求1所述的方法，包括：
在形成所述第一导电型阱之后，根据所述肖特基二极管的击穿电压来调整所述第一导电型插塞与所述第一导电型阱之间的水平距离。
13.根据权利要求1所述的方法，其中，形成所述第一导电型插塞以便所述插塞基本上围绕所述第一导电型阱。
14.一种半导体器件的肖特基二极管，包括：
第一导电型掩埋层，在半导体衬底内部形成；
第二导电型外延层，在所述半导体衬底内部形成，以便所述外延层围绕所述掩埋层；
第一导电型插塞，从大约所述半导体衬底的所述表面至大约所述第一导电型掩埋层形成所述第一导电型插塞；
第一导电型阱，从大约所述半导体衬底的所述表面至大约所述掩埋层形成所述第一导电型阱，所述第一导电型阱与所述第一导电型插塞水平隔离；以及
第一金属接触件和第二金属接触件，所述第一金属接触件与所述第一导电型阱电耦合，所述第二金属接触件与所述第一导电型插塞电耦合。
15.根据权利要求14所述的肖特基二极管，其中，所述第一导电型是N型，而所述第二导电型是P型。
16.根据权利要求14所述的肖特基二极管，其中，所述第一导电型插塞与所述第一导电型阱之间的水平距离被选择用来确定所述肖特基二极管的击穿电压。
17.根据权利要求14所述的肖特基二极管，包括器件隔离层，所述器件隔离层在位于所述第一导电型插塞和所述第一导电型阱之间的所述半导体衬底上形成。
18.根据权利要求14所述的肖特基二极管，其中，所述第一导电型插塞基本上围绕所述第一导电型阱。
19.根据权利要求14所述的肖特基二极管，所述第一金属接触件和所述第二金属接触件被构造为所述肖特基二极管的所述阳极和阴极。
20.根据权利要求14所述的肖特基二极管，其中，所述第一金属接触件和所述第二金属接触件中的每一个都包括钨。
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20090701 |