JP2009164584A - 半導体素子のショットキーダイオード及びその製造方法 - Google Patents

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Abstract

【課題】高い逆方向降伏電圧特性を持つ半導体素子のショットキーダイオード及びその製造方法を提供する。
【解決手段】半導体基板に第1導電型の埋め込み層102Aを形成する段階と、エピタキシャル成長工程により埋め込み層を取り囲むように半導体基板に第2導電型のエピ層104を形成する段階と、半導体基板の表面から埋め込み層まで第1導電型のプラグ106,108を形成する段階と、第1導電型のプラグと水平方向に離間するようにしつつ半導体基板の表面から埋め込み層まで第1導電型のウェル130を形成する段階と、ウェルとプラグに電気的に連結される金属コンタクト160をショットキーダイオードの正極と負極としてそれぞれ形成する段階とを備える。
【選択図】図2

Description

本発明は、半導体素子に係り、特に、半導体素子のショットキーダイオード及びその製造方法に関する。
一般のダイオードのしきい電圧は、ダイオードの物質によって異なってくる。例えば、ダイオードがシリコン(Si)で製造される場合、そのしきい電圧は約0.6〜0.7ボルト(V)である。この場合、電源をオフ(OFF)しても、ダイオードの内部に残っている少数キャリアによって電源が直ちに切れず、若干の間に電流が続けて流れる回復時間(recovery time)が存在する。
ショットキーバリアダイオード(schottky barrier diode)は、半導体と金属とが結合したダイオードで、そのしきい電圧は一般のダイオードのそれに比べて半分程度と低い。例えば、ショットキーダイオードのしきい電圧は、約0.4〜0.5ボルト(V)である。また、ショットキーダイオードでは、少数キャリアではなく多数キャリアによって電流が流れる。したがって、ショットキーダイオードは蓄積効果がないために逆回復時間が非常に短いという特長を持つ。このような特長から、ショットキーダイオードは低電圧でありながら、大電流及び高速整流などに多用されている。
しかしながら、ショットキーダイオードは、漏洩電流(Leakage current)が大きく、耐圧が比較的低いという欠点もある。そのため、比較的低い電圧と大電流整流用として多く使用されている。ショットキーダイオードは高周波数領域で整流用に使われ、このため、高い逆方向降伏電圧及び一定の順方向電圧でも高い電流量を示す特性を要求する。ショットキーダイオードは、逆方向バイアスで多い漏洩電流によって降伏電圧が低いし、このような短所から、高い降伏電圧が要求される高電力用ダイオードとして使用するのに適していない。これを補完するために、シリコンの代わりにSiCを半導体として使用する金属とSiC接合構造のショットキーダイオードが使われ、またガードリング(guardring)の方法が用いられることもある。
図1は、一般的な半導体素子のショットキーダイオードを示す断面図である。
図1を参照すると、Pタイプエピ層(epi−layer)10にN+型埋め込み層(buried layer)12が形成されており、埋め込み層12の上部にNタイプのウェル(well)14が横方に広く形成されている。ウェル14の内部には、Pタイプのガードリング17とピックアップ(pickup)端子の役割を果たすNタイプのイオン注入領域16とが形成されている。ここで、エピ層10の上部全面には酸化膜18が形成されており、酸化膜18を貫通してショットキーダイオードの正極のための金属配線20が形成されている。また、酸化膜18を貫通してショットキーダイオードの負極のための金属配線22,24が形成されている。
しかしながら、上記した一般のショットキーダイオードは、全体的に形成されるNタイプ物質12,14,16にPタイプのガードリング17を形成した構造を有しており、よって、低い逆方向降伏電圧を依然として持つという問題点があった。
したがって、本発明の目的は、高い逆方向降伏電圧特性を持つ半導体素子のショットキーダイオード及びその製造方法を提供することにある。
上記目的を達成するための本発明による半導体素子のショットキーダイオード製作方法は、半導体基板に第1導電型の埋め込み層を形成する段階と、エピタキシャル成長工程により、前記埋め込み層を取り囲むように前記半導体基板に第2導電型のエピ層を形成する段階と、前記半導体基板の表面から前記埋め込み層まで前記第1導電型のプラグを形成する段階と、前記第1導電型のプラグと水平方向に離間するようにしつつ前記半導体基板の表面から前記埋め込み層まで前記第1導電型のウェルを形成する段階と、前記ウェルと前記プラグに電気的に連結される金属コンタクトを前記ショットキーダイオードの正極と負極としてそれぞれ形成する段階と、からなることが好ましい。
また、上記目的を達成するための本発明による半導体素子のショットキーダイオードは、半導体基板の内部に形成された第1導電型の埋め込み層と、前記半導体基板の内部で、前記埋め込み層を取り囲むように形成された第2導電型のエピ層と、前記半導体基板の表面から前記埋め込み層まで形成された前記第1導電型のプラグと、前記第1導電型のプラグと水平方向に離間しながら前記半導体基板の表面から前記埋め込み層まで形成された前記第1導電型のウェルと、前記ウェルと前記プラグに電気的に連結され、前記ショットキーダイオードの正極と負極としてそれぞれ形成された金属コンタクトと、から構成されることが好ましい。
本発明による半導体素子のショットキーダイオード及びその製造方法によれば、ウェルがピックアップ端子まで水平に(laterally)形成された一般的なショットキーダイオードとは違い、ウェルを実際にショットキーダイオードが動作する部分までに限定して形成するので、プラグとウェル間の空間であるガードリング(guardring)を低い濃度のP型エピ層に取って代わらせ、ウェルとP型ドーピング層であるエピ層とのみからなるようにし、改善した高い逆方向降伏電圧特性を得ることが可能になる。
以下、本発明による半導体素子のショットキーダイオードの実施例を、添付の図面を参照しつつ詳細に説明する。
図2(a)及び(b)は、本発明の実施例による半導体素子のショットキーダイオード(schottky diode)を示す図で、図2(a)は、ショットキーダイオードの断面図、図2(b)はショットキーダイオードの平面図を示す。
まず、第1導電型の埋め込み層102Aが半導体基板100の内部に形成されている。この埋め込み層102Aを取り囲むように半導体基板100の内部に第2導電型のエピ層104が形成されている。例えば、第1導電型はNタイプ、第2導電型はPタイプになることができる。
第1導電型のプラグ106及び108は、半導体基板100の表面から埋め込み層102Aまで垂直に形成されている。第1導電型のウェル130は、第1導電型のプラグ106及び108と水平方向に離間しながら、半導体基板100の表面から埋め込み層102Aまで垂直に形成されている。図2(b)に示すように、プラグ106は、ウェル130を取り囲む形態で形成されている。ウェル130は実際にショットキー動作が行われる活性領域である。
本発明の実施例によれば、ショットキーダイオードの降伏電圧によってプラグ106または108とウェル130との間の水平離間距離dが決定される。水平離間距離dを大きく決定するほどショットキーダイオードの降伏電圧は増加する。
半導体基板100においてプラグ106及び108とウェル130との間に素子分離膜140が形成されている。素子分離膜140は、図2に示すように薄いトレンチ分離膜(STI:Shallow Trench Isolation)の形態で形成されても良く、図2に示すものとは違い、LOCOSタイプに形成されても良い。
ここで、絶縁膜150の内部においては金属コンタクト160がウェル130とプラグ106及び108のそれぞれに電気的に連結されている。金属コンタクト160は、タングステンからなることができる。
各金属コンタクト160の上部には金属配線162が形成されている。ウェル130と金属コンタクト160を通じて連結された金属配線162は、ショットキーダイオードの正極(A:Anode)に該当し、プラグ106及び108と金属コンタクト160を通じて連結された金属配線162は、ショットキーダイオードの負極(K:Cathode)に該当する。
以下、本発明による半導体素子のショットキーダイオードの製造方法の実施例について、添付の図面を参照しつつ説明する。
図3A〜図3Fは、本発明の実施例による半導体素子のショットキーダイオードの製作方法を示す工程断面図である。
図3Aを参照すると、半導体基板100に第1導電型の埋め込み層102を形成する。埋め込み層102は、半導体基板100にイオンを注入して形成されることができる。第1導電型がNタイプの場合、高濃度のN型(N+)不純物イオンを半導体基板100に注入し、N+埋め込み層102を形成することができる。
図3Bを参照すると、エピタキシャル(epitaxial)成長工程により、埋め込み層102を取り囲むように半導体基板100に第2導電型のエピ層104を形成する。エピ層104の形成によって埋め込み層102Aはエピ層104の下部に存在することとなる。
図3Cを参照すると、半導体基板100の表面から埋め込み層102Aまで第1導電型のプラグ106及び108を垂直方向に形成する。第1導電型がNタイプの場合、高濃度のN型(N+)不純物イオンを注入し、プラグ106及び108を形成すれば良い。本発明の実施例によれば、プラグ106及び108の形成のために、プラグの形成される領域をオープン(open)するイオン注入マスク110を、エピ層104の上部に形成し、イオン注入マスク110を用いてエピ層104に不純物イオンを選択的に注入することで、プラグ106及び108を形成することができる。プラグ106及び108を形成した後、イオン注入マスク110を除去する。
図3Dを参照すると、第1導電型のプラグ106及び108と水平方向に離間するようにしつつ、半導体基板100の表面から埋め込み層102Aまで垂直方向に第1導電型のウェル130を形成する。ウェル130の形成のために、ウェル130の形成される領域をオープンするイオン注入マスク120を、半導体基板100の全面に形成する。以降、イオン注入マスク120を用いて半導体基板100に不純物イオンを注入することで、ウェル130を形成する。
この時、イオン注入マスク120においてオープンされた幅によってプラグ106または108とウェル130との間の水平離間距離dが決定されるので、ショットキーダイオードの降伏電圧に適合するようにイオン注入マスク120のオープンされた幅を調整する。例えば、イオン注入マスク120のオープンされた幅を増やすと、ショットキーダイオードの逆方向降伏電圧が減少し、イオン注入マスク120のオープンされた幅を減らすと、ショットキーダイオードの逆方向降伏電圧が増加する。ウェル130を形成した後、イオン注入マスク120を除去する。
図3Eを参照すると、プラグ106及び108とウェル130との間に素子分離膜140を形成する。素子分離膜140をSTIの形態で形成しようとする場合、まず、半導体基板100においてプラグ106及び108とウェル130間の空間にトレンチを形成する。以降、トレンチにフィールド酸化膜(field oxide)のような絶縁物質を埋め込み、素子分離膜140を形成する。
続いて、ウェル130とプラグ106及び108に電気的に連結される金属コンタクト160を形成する。
このため、図3Fに示すように、素子分離膜140を含む半導体基板100の上部全面に絶縁膜150を形成した後、絶縁膜において金属コンタクト160の形成される空間を写真及びエッチング工程によって除去し、ビアホール152を形成する。以降、ビアホール152にタングステンのような金属物質を埋め込むことで、金属コンタクト160を形成する。金属コンタクト160を形成した後、図2に示すように金属コンタクト160の上部に金属配線162を形成する。金属コンタクト160及び金属配線162を形成する工程は一般的な事項であるから、ここではその詳細な説明を省略する。
上記の本発明の実施例によるショットキーダイオードは、バイポーラ−CMOS−DMOS工程でバイポーラ接合トランジスタ(BJT:Bipolar Junction Transistor)構造に使われる高濃度のN型(N+)プラグ106及び108と活性領域(ウェル)130がN型埋め込み層102Aに垂直に連結された構造となっている。
以上説明した本発明は、上記の実施例及び添付の図面に限定されず、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を持つ者にとっては明かである。
一般的な半導体素子のショットキーダイオードを示す断面図である。 本発明の実施例による半導体素子のショットキーダイオードを示す図である。 本発明の実施例による半導体素子のショットキーダイオードの製作方法を示す工程断面図である。 本発明の実施例による半導体素子のショットキーダイオードの製作方法を示す工程断面図である。 本発明の実施例による半導体素子のショットキーダイオードの製作方法を示す工程断面図である。 本発明の実施例による半導体素子のショットキーダイオードの製作方法を示す工程断面図である。 本発明の実施例による半導体素子のショットキーダイオードの製作方法を示す工程断面図である。 本発明の実施例による半導体素子のショットキーダイオードの製作方法を示す工程断面図である。
符号の説明
100 半導体基板、 102 埋め込み層、 104 エピ層、 106 プラグ、 108 プラグ、 130 ウェル、 140 素子分離膜(STI)、 150 絶縁膜、 160 金属コンタクト、 162 金属配線。

Claims (13)

  1. 半導体基板に第1導電型の埋め込み層を形成する段階と、
    エピタキシャル成長工程により、前記埋め込み層を取り囲むように前記半導体基板に第2導電型のエピ層を形成する段階と、
    前記半導体基板の表面から前記埋め込み層まで前記第1導電型のプラグを形成する段階と、
    前記第1導電型のプラグと水平方向に離間するようにしつつ前記半導体基板の表面から前記埋め込み層まで前記第1導電型のウェルを形成する段階と、
    前記ウェルと前記プラグに電気的に連結される金属コンタクトをショットキーダイオードの正極と負極としてそれぞれ形成する段階と、
    を備えることを特徴とする半導体素子のショットキーダイオード製作方法。
  2. 前記第1導電型がNタイプであり、前記第2導電型がPタイプであることを特徴とする請求項1に記載の半導体素子のショットキーダイオード製作方法。
  3. 前記ショットキーダイオードの降伏電圧によって前記プラグと前記ウェルとの間の水平離間距離を決定することを特徴とする請求項1に記載の半導体素子のショットキーダイオード製作方法。
  4. 前記半導体基板において前記プラグと前記ウェルとの間にトレンチを形成する段階と、
    前記トレンチに絶縁物質を埋め込み、素子分離膜を形成する段階と、
    をさらに備えることを特徴とする請求項1に記載の半導体素子のショットキーダイオード製作方法。
  5. 前記埋め込み層が、前記第2導電型のエピ層の下部に形成されることを特徴とする請求項1に記載の半導体素子のショットキーダイオード製作方法。
  6. 前記半導体基板の表面から前記埋め込み層まで前記第1導電型のプラグを形成する段階が、
    前記プラグが形成される領域を露出させるイオン注入マスクを、前記第2導電型のエピ層の上部に形成する段階と、
    前記イオン注入マスクを用いて前記第2導電型のエピ層に前記第1導電型のプラグを形成する段階と、
    前記イオン注入マスクを除去する段階と、
    を含むことを特徴とする請求項1に記載の半導体素子のショットキーダイオード製作方法。
  7. 前記第1導電型のウェルを形成した後に、
    前記ショットキーダイオードの降伏電圧によって前記第1導電型のプラグと前記第1導電型のウェルとの水平離間距離を調整する段階をさらに含むことを特徴とする請求項1に記載の半導体素子のショットキーダイオード製作方法。
  8. 前記第1導電型のプラグが、前記第1導電型のウェルを取り囲む形態で形成されることを特徴とする請求項1に記載の半導体素子のショットキーダイオード。
  9. 半導体基板の内部に形成された第1導電型の埋め込み層と、
    前記半導体基板の内部で、前記埋め込み層を取り囲むように形成された第2導電型のエピ層と、
    前記半導体基板の表面から前記埋め込み層まで形成された前記第1導電型のプラグと、
    前記第1導電型のプラグと水平方向に離間するようにしつつ前記半導体基板の表面から前記埋め込み層まで形成された前記第1導電型のウェルと、
    前記ウェルと前記プラグに電気的に連結され、ショットキーダイオードの正極と負極としてそれぞれ形成された金属コンタクトと、
    を備えることを特徴とする、半導体素子のショットキーダイオード。
  10. 前記第1導電型がNタイプであり、前記第2導電型がPタイプであることを特徴とする請求項9に記載の半導体素子のショットキーダイオード。
  11. 前記ショットキーダイオードの降伏電圧によって前記プラグと前記ウェルとの間の水平離間距離を決定することを特徴とする請求項9に記載の半導体素子のショットキーダイオード。
  12. 前記半導体基板において前記プラグと前記ウェルとの間に形成された素子分離膜をさらに備えることを特徴とする請求項9に記載の半導体素子のショットキーダイオード。
  13. 前記プラグが、前記ウェルを取り囲む形態であることを特徴とする請求項9に記載の半導体素子のショットキーダイオード。
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