KR101680147B1 - 고내압 고속 스위칭 다이오드 - Google Patents
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Abstract
본 발명에 따른 고내압 고속 스위칭 다이오드는, 고농도의 제1 도전형 기판; 상기 제1 도전형 기판 상부에 형성된 제1 도전형 에피층; 상기 제1 도전형 에피층 상부에 형성된 제2 도전형 에피층; 상기 제2 도전형 에피층 상부에 형성된 제2 도전형 확산층; 상기 제2 도전형 에피층을 외측에서 수직으로 관통하여 형성된 제1 도전형 전기배선링; 상기 제2 도전형 에피층, 제2 도전형 확산층 및 제1 도전형 전기배선링 상부에 형성된 절연막; 상기 절연막 상부에 형성된 제1 전극(항복전압 증가용 전극) 및 제2 전극;을 포함하여 구성되고, 상기 제1 전극은 상기 제1 도전형 전기배선링과 연결;되고, 상기 제2 전극은 상기 제2 도전형 확산층과 연결;되고, 상기 제1 전극, 상기 절연막 및 상기 제2 도전형 에피층은 MOS (Metal-Oxide-Semiconductor) 구조를 형성;하고, 상기 MOS 구조는 제1 도전형 전기배선링 과 제2 전극 사이에 형성;되고, 다이오드에 역전압이 공급되면 상기 MOS 구조에 공핍층이 형성되어서 상기 절연막과 다이오드 PN 정션이 만나는 부위의 항복전압이 높아지는 것;을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로서, 특히 높은 항복전압을 갖는 고속 스위칭 다이오드에 관한 것이다.
도1 에 종래의 다이오드가 도시되어 있다.
도1 에 도시된 바와 같이 종래의 다이오드는고농도 N 타입 반도체 기판(111)과, 상기 반도체 기판(111)에 형성된 N 타입 에피층(112), 상기 에피층(112)에 일정 깊이로 확산되어 형성된 P 타입 확산층(113), 상기 확산층(113)의 바깥 부분인 에피층(112)의 가장자리에 형성된 N 타입 확산층(114), 표면의 절연막(115), 전극+등전위 링(EQR ; Equi-Potential Ring)(116), 전극(117) 등으로 구성된다. (US 7,391,093 B2 참고)
여기서, 상기 전극(117)이 아노드 역할을 하고, 상기 반도체 기판(111)이 캐소드 역할을 한다.
종래기술에서는 고내압을 얻기 위하여 상기 확산층(113) 테두리에 원형링(FLR : Field Limiting Ring)을 형성하였다. 그러나, 절연막에 존재하는 오염물질인 양전하 (절연막 품질의 척도) 및 [ 절연막과 제1 도전형 에피층(112) ] 경계면에서 에피층(112)의 미결합(dangling bond)에 의하여 표면 공핍층(118)이 좁아져서(119) 내압이 감소하는 문제점이 있다.
근본적으로 절연막 속의 오염 물질은 주로 양전하를 띠는 알칼리 이온들로 상온에서도 이동 가능하고 온도가 증가하면 더욱 활발히 이동하여 표면 전계가 높은 곳으로 밀집될 수 있는데, 이런 현상이 내압을 떨어뜨리거나 누설전류가 증가하거나 신뢰성 불량을 야기한다. 이런 문제를 해결하기 위하여 제2도전형 확산층(113)의 깊이를 증가시키거나 FLR 개수를 늘리거나 표면 절연막 두께를 증가시키거나 다른 막을 추가시키는 등 여러 가지 방법을 동원하고 있으나 완전한 해결은 어렵다.
발명은 종래기술의 문제점을 해결하기 위하여 도출한 것으로, 빠른 역방향 회복시간을 가지면서도 높은 항복전압을 구비한 고속 스위칭 다이오드를 제공하는데 있다.
이를 위해, 본 발명에 따른 다이오드는, 고농도의 제1 도전형 기판; 상기 제1 도전형 기판 상부에 형성된 제1 도전형 에피층; 상기 제1 도전형 에피층 상부에 형성된 제2 도전형 에피층; 상기 제2 도전형 에피층 상부에 형성된 제2 도전형 확산층; 상기 제2 도전형 에피층을 외측에서 수직으로 관통하여 형성된 제1 도전형 전기배선링; 상기 제2 도전형 에피층, 제2 도전형 확산층 및 제1 도전형 전기배선링 상부에 형성된 절연막; 상기 절연막 상부에 형성된 제1 전극(항복전압 증가용 전극) 및 제2 전극;을 포함하여 구성되고, 상기 제1 전극은 상기 제1 도전형 전기배선링과 연결;되고, 상기 제2 전극은 상기 제2 도전형 확산층과 연결;되고, 상기 제1 전극, 상기 절연막 및 상기 제2 도전형 에피층은 MOS (Metal-Oxide-Semiconductor) 구조를 형성;하고, 상기 MOS 구조는 제1 도전형 전기배선링 과 제2 전극 사이에 형성;되고, 다이오드에 역전압이 공급되면 상기 MOS 구조에 공핍층이 형성되어서 상기 절연막과 다이오드 PN 정션이 만나는 부위의 항복전압이 높아지는 것;을 특징으로 한다.
그리고, 발명에 따른 다이오드는, 저농도의 제1 도전형 기판; 상기 제1 도전형 기판 상부에 형성된 제2 도전형 에피층; 상기 제2 도전형 에피층 상부의 내측에 형성된 제2 도전형 확산층; 상기 제2 도전형 에피층을 외측에서 수직으로 관통하여 형성된 제1 도전형 전기배선링; 상기 제2 도전형 에피층, 제2 도전형 확산층 및 제1 도전형 전기배선링 상부에 형성된 절연막; 상기 절연막 상부에 형성된 제1 전극(항복전압 증가용 전극) 및 제2 전극;을 포함하여 구성되고, 상기 제1 전극은 상기 제1 도전형 전기배선링과 연결;되고, 상기 제2 전극은 상기 제2 도전형 확산층과 연결;되고, 상기 제1 전극, 상기 절연막 및 상기 제2 도전형 에피층은 MOS (Metal-Oxide-Semiconductor) 구조를 형성;하고, 상기 MOS 구조는 제1 도전형 전기배선링 과 제2 전극 사이에 형성;되고, 다이오드에 역전압이 공급되면 상기 MOS 구조에 공핍층이 형성되어서 상기 절연막과 다이오드 PN 정션이 만나는 부위의 항복전압이 높아지는 것;을 특징으로 한다.
이때, 상기 제1 도전형은 N 타입이고, 제2 도전형은 P 타입인 것;이 바람직하다.
또한, 상기 제1 도전형은 P 타입이고, 제2 도전형은 N 타입인 것;도 바람직하다.
그리고, 본 발명에 따른 다이오드 패기지의 두 단자가 상기 제1 전극 및 상기 제2 전극에 연결된 것;이 바람직하다.
또한, 본 발명에 따른 다이오드 패기지의 두 단자가 상기 제2 전극 및 상기 제1 도전형 기판과 연결된 것;도 바람직하다.
또한, 상기 제1 도전형 전기배선링은 제2 도전형 에피층(21) 및 제1 도전형 에피층(12)를 수직으로 관통하여서 형성된 것;이 바람직하다.
또한, 상기 제1 전극 아래의 제2 도전형 에피층의 표면 부분에 반대 극성의 불순물을 주입하여 제2 도전형 에피층의 농도를 낮추는 것;이 바람직하다.
이상과 같은 본 발명에 의하면, 빠른 역방향 회복시간을 가지면서도 높은 항복전압을 구비한 고속 스위칭 다이오드가 제공되는 효과가 있다.
도1 은 종래의 다이오드를 도시한 것이다.
도2 는 본 발명의 바람직한 일 실시예의 단면도이다.
도3 는 본 발명의 바람직한 일 실시예의 상면도이다.
도4 발명에 따른 항복전압 개선을 설명하기 위한 참고도 이다.
도2 는 본 발명의 바람직한 일 실시예의 단면도이다.
도3 는 본 발명의 바람직한 일 실시예의 상면도이다.
도4 발명에 따른 항복전압 개선을 설명하기 위한 참고도 이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예 들을 상세히 설명한다. 이때 첨부된 도면에서 동일한 구성요소는 가능한 동일한 부호로 나타내고 있음에 유의하여야 한다.
또한, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석해서는 아니 되며, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지구성 및 기능에 대한 상세한 설명을 생략한다.
본 실시예는 본 발명에 따른 고내압 스위칭 다이오드의 바람직한 일 실시예이다.
이하, 본 발명에 따른 다이오드의 구조에 대하여 설명한다.
도2 은 본 발명의 바람직한 일 실시예에 따른 고내압 스위칭 다이오드의 단면도이고, 도3 은 상면도이다. 도시된 바와 같이 본 발명에 따른 다이오드는 제1 도전형 기판(11), 제1 도전형 에피층(12), 제1 도전형 전기배선링(13), 제2 도전형 에피층(21), 제2 도전형 확산층(22), 절연막(31) 및 제1 전극(41) ( “항복전압 증가용 전극” 이라고도 칭함) 내지 제2 전극(42)를 포함하여 구성된다.
여기서, 제1 도전형은 N 타입 이고, 제2 도전형은 P 타입인 것이 바람직하다. 그리고, 반대로 제1 도전형이 P 타입 이고, 제2 도전형은 N 타입인 것도 바람직하다. 이하, 본 실시예에서는 특별한 언급이 없으면, 제1 도전형은 N 타입이고 제2 도전형은 P 타입인 것으로 하여서 설명한다.
제1 도전형 기판(11)은 고농도의 N 타입 반도체 기판 (예, 실리콘, 게르마늄, 실리콘 카바이드 등) 인 것이 바람직하다. 더욱 구제적으로는, 일반적으로 NPN 트랜지스트 대량에 생산에 많이 사용하여서 쉽게 수급이 가능하고, 가격이 저렴한 실리콘 기판을 예로들 수 있다.
상기 제1 도전형 기판(11) 상부에 형성된 제1 도전형 에피층(12)은 [ 상기 기판(11) 보다 상대적으로 ] 저농도인 것이 바람직하다.
제1 도전형 에피층(12) 상부에 형성된 제2 도전형 에피층(21)은 저농도의 P 타입 에피층 인 것이 것이 바람직하다. 이때, 상기 제2 도전형 에피층(21)의 불순물 농도는 하부의 제1 도전형 에피층(12)의 농도보다 높거나 유사한 것이 바람직하나 항복전압이나 기타 특성에 따라 달라질 수도 있다
그리고 제2 도전형 에피층(21) 내부 상측에 형성된 제2 도전형 확산층(22)은 상기 제2 도전형 에피층(21) 보다 고농도인 것이 바람직하다. 여기서 용어 “확산층”은 단순히 사전적의미로 “확산에 의하여 형성된 층”만을 의미하는 것이 아니고, 광의로 해석 ( 즉, “이온주입후 열처리하여서 형성된 층”을 포함하여서 해석 ) 하여야 한다.
제1 도전형 전기배선링(13)은 제2 도전형 에피층(21)을 외측에서 수직으로 관통하여서 형성되고, 농도는 상기 제1 도전형 에피층(12)과 같거나 보다 고농도인 것이 바람직하다. 이때, 상기 전기배선링(13)은 도우넛, 사각링 등과 같이 내부가 빈 형상이다.
그리고 절연막(31)은 제2 도전형 에피층(21), 제2 도전형 확산층(22) 및 제1 도전형 전기배선링(13) 상부에 형성된다.
또한, 절연막(31) 상부에는 제1 전극(41) 및 제2 전극(42)이 형성된다. 여기서 제1 전극(항복전압 증가용 전극) (41)은 상기 제2 전극(42) 외부를 둘러싸는 형태 (예, 도우넛, 사각링 등과 같이 내부가 빈 형상) 이고 상기 제1 도전형 전기배선링(13)과 연결된다. 그리고 상기 제2 전극(42) 상기 제2 도전형 확산층(22)과 연결된다.
제1 도전형 전기배선링(13)의 주요 역할은 제1 전극(41)과 제1 도전형 기판(11)을 전기적으로 연결하는 것이다. 즉 제1 전극(41)과 제1 도전형 기판(11) 사이에 동일한 타입 (즉, 제1 도전형 물질) 의 반도체로 연결하기 위한 것이다. 따라서 상기 제1 도전형 전기배선링(13)은 제2 도전형 에피층(21)을 수직으로 관통하여서 형성된다. 전기적 연결을 다이오드 상부에서 하부방향으로 서술하면 [ 제1 전극(41) -제1 도전형 전기배선링(13) - 제1 도전형 에피층(12) - 제1 도전형 기판(11) ] 이 된다. 그리고, 상기 전기적 연결에서 발생하는 저항을 더 낮추기 위하여 상기 제1 도전형 전기배선링(13)은 저농도의 제1 도전형 에피층(12)도 수직으로 관통하여서 형성할 수 있음은 당연하다. 이때, 전기적 연결은 [ 제1 전극(41) - 제1 도전형 전기배선링(13) - 제1 도전형 기판(11) ] 순으로 된다.
도2 를 참고하면, 제1 전극(항복전압 증가용 전극)(41), 절연막(31) 및 제2 도전형 에피층(21)은 모스(Metal-Oxide-Semiconductor, 이하 “MOS”라 칭함) 구조(50)를 형성한다. 그리고, 상기 MOS 구조(50)는 제1 도전형 전기배선링(13) 과 제2 전극(42) 사이에 형성된다.
상기 MOS 구조는 일반적인 개별소자(discrete) 제조공정에 별도의 추가공정 없이 구현이 가능하므로 본 발명에 따른 다이오드는 가격경쟁력이 있다
다이오드 패기지의 두 단자는 상기 제2 전극(42) 및 상기 제1 도전형 기판(11)과 연결되는 것이 바람직하다. 한편 다이오드 패기지의 두 단자가 상기 제1 전극(41) 및 상기 제2 전극(42)에 연결될 수 있음은 당업자에게는 당연하다.
도2 에서는 제2 도전형 확산층(22)이 1개 도시 되었으나 당업자에게는 다수개의 확산층으로 구성될 수도 있음은 당연하다.
이상의 설명에 따른 다이오드는 캐소드가 제1 도전형 기판(11)이고 아노드는 제2 전극(42)이 된다. 이때 상기 제1 도전형 기판(11) 하면에 금속이 도금 되어서 캐소드 역활을 할 수도 있다. 반면에 제1 도전형이 P 타입일 경우는 그 반대로 아노드는 제1 도전형 기판(11)이 되고 캐소드는 제2 전극(42)이 된다.
이상, 본 발명에 따른 다이오드의 구조에 대하여 설명하였다.
이하, 본 발명에 따른 전위장벽을 낮추는 방법에 대하여 설명한다.
다이오드 양단에 제로 볼트를 공급할 때 다이오드 PN 정션에 걸리는 전위장벽(built-in potential) 전압 Ψ0 은 수식(1)로 계산된다.
여기서, ni 는 (순수한 반도체의) 진성 캐리어 농도로써, 실리콘의 경우는 절대온도 300 도 에서 약 1.5 x 1010 cm-3 이다. 그리고 VT 는 절대온도 300 도 에서 약 26 mV 이다.
즉, 수식(1)에서 항목 NA 와 ND 를 제외하고 나머지 항목은 모두 상수이다.
본 발명에 따른 다이오드의 전위장벽은 PN 정션(ja) 와 PN 정션(jb) 에서 발생하고, 정션(ja)의 기여분이 정션(jb) 보다 매우 크다. 따라서 제1 도전형 에피층(12)의 불순물 도핑농도를 N 타입 물질의 도핑농도인 ND 에 대입하고, 제2 도전형 에피층(21)의 불순물 도핑농도를 P 타입 물질의 도핑농도인 NA 에 대입하면, 본 발명에 따른 다이오드의 전위장벽을 계산으로 구할 수 있다.
따라서 전위장벽을 낮게 하기 위해서는 불순물 도핑농 NA 와 ND 를 낮게 하여야 함을 알 수 있다. 즉, 본 발명에 따른 다이오드는 제1 도전형 에피층(12)과 제2 도전형 에피층(21)을 저농도로 제조하는 것이 바람직하다.
일반적으로, 상온에서 실리콘 다이오드의 전위장벽은 0.7 [ V ], 게르마늄 다이오드는 0.3 [ V ] 로 알려져 있다. 따라서, 일반적인 다이오드 전위장벽의 3/4 수준 이하, 또는 2/3 수준 이하를 달성하면 수식(1)에서 NA 와 ND 를 저농도라고 할 수 있을 것이다.
앞서 설명한 본 발명에 따른 다이오드의 구조에서는, 일반적으로 NPN 트랜지스트를 대량으로 생산하는데 많이 사용하는 기판(즉 고농도 N 타입 기판)을 채용하여서 기판의 낮은 단가 및 수급의 용이함을 추구하였다. 그런데, 본 발명에 필요한 “낮은 전위장벽”의 관점에서 살펴본다면, N 타입 기판을 고농도에서 저농도로 대체하고, 상기 저농도 기판에 PN 정션을 형성하여도 된다.
이때는, 캐리어 주입효율이 고농도 기판 보다는 상대적으로 낮아지는 단점이 있다. 그러나 이 단점은 캐소드의 캐리어 주입면적(즉, 도2 에서 칩 외측부에 형성된 “U” 형 주입면적)이 아노드의 캐리어 주입면적(즉, 도2 에서 칩 내측부에 형성된 “-"형 주입면적)보다 매우 크기 때문에 극복될 수 있다.
따라서, 본 발명에 따른 다이오드는 저농도의 제1 도전형 기판(11) 상부에 저농도의 제2 도전형 에피층(21)을 형성하여서 PN 정션을 구현할 수도 있다. 즉, 제1 도젼형 기판(11) 과 제1 도전형 에피층(12)을 저농도의 제1 도전형 기판(11) 으로 대체하여서 구현할 수 있다. 이때는 기판 단가가 상대적으로 높아질 수도 있으나, 생산수량이 많아지면 기판 단가가 내려가서 원가경쟁력을 가질 수 있음은 당연하다.
이상, 본 발명에 따른 전위장벽을 낮추는 방법에 대하여 설명하였다.
이하, 본 발명에 따른 항복전압을 높이는 방법에 대하여 설명한다.
도2 에서, 제1 전극(항복전압 증가용 전극)(41), 절연막(31) 및 제2 도전형 에피층(21)은 MOS 구조(50)를 형성한다. 그리고, 상기 MOS 구조(50)는 제1 도전형 전기배선링(13) 과 제2 전극(42) 사이에 형성된다.
도4 는 도2 의 우측부분을 크게 도시한 것이다.
다이오드에 역방향 전압이 공급되면, PN 정션과 상기 MOS 구조(50)에 의하여 제2 도전형 에피층(21)에 공핍층(depletion layer) 이 형성된다(도4 점선 참조). 이때, 절연막(31)과 제2 도전형 에피층(21)의 경계면을 통하여 다이오드의 항복(breakdown)이 발생하려면, 경계면에서 공핍층(51)을 수평으로 가로지르는 항복(51)이어야 한다. 따라서, MOS 구조 공핍층에 의하여 경계면에서 다이오드의 항복 전압은 종래기술보다 높아진다. 이때, 상기 MOS 구조(50)에서 메탈(Metal)의 폭이 넓어 질수록, MOS 구조(50)에 의한 공핍층(51)의 수평폭이 넓어지고, 상기 경계면에서의 항복전압도 높아짐은 당연하다.
즉, 다이오드에 역전압이 공급되면 상기 MOS 구조에 공핍층이 형성되어서 상기 절연막과 다이오드 PN 정션이 만나는 부위의 항복전압이 높아진다.
본 발명의 주요 내용을 요약하면 다음과 같다. 1) 고속 스위칭은 다이오드 PN 정션의 전위장벽은 낮추어서 구현된다. 즉 저농도의 제1 도전형 층과 저농도의 제2 도전형 층으로 구현한다. 2) 고내전압은 [ 제2 전극(42) 과 제1 도전형 전기배선링(13) 사이에 형성된 ] MOS 구조에 의하여 구현한다.
이상의 설명으로, 빠른 역방향 회복시간을 가지면서도 높은 항복전압을 구비한 고내압 스위칭 다이오드가 개시된다.
이상 본 발명의 제1 실시예를 상세히 설명하였다.
본 발명에서 기술한 제2 도전형 확산층(22)은 제2 도전형 에피층 또는 제2 도전형 폴리층(예, 폴리 실리콘층 등) 으로 변형하여 실시할 수 있음은 당업자 에게는 당연하다. 따라서 본 발명에서 “제2 도전형 확산층”은 “제2 도전형 물질로 구성된 층”으로 확대 해석하여야 한다. 그리고, 상기 “제2 도전형 물질로 구성된 층” 은 제2 도전형 에피층(21) 내부가 아닌 상부에 형성 될 수도 있음은 당연하다.
따라서 본 발명에서, 제2 도전형 확산층(22)이 “제2 도전형 에피층(21) “상부에 형성된다” 라는 설명은 “제2 도전형 에피층(21) 내부 상측에 형성된다”라고도 해석될 수 있음에 유의하여야 한다.
또한, 항복전압을 올리기 위하여 제1 전극(41) 아래의 제2 도전형 에피층(21) 표면 부분 (즉, MOS구조에 의하여 공핍층이 생기는 부위) 에는 별도의 공정을 추가하여 반대 극성의 불순물을 주입하여 제2 도전형 농도를 낮게 할 수 있음은 당 업자에게는 당연하다.
이상, 본 발명에 대하여 그 바람직한 실시예를 살펴보았으나 이는 예시에 불과하며, 본 기술 분야의 통상적인 지식을 가진 자라면 이로부터 다양한 변형된 실시예가 가능함을 이해하여야 할 것이다. 그러므로, 본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술내용을 쉽게 설명하고, 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정 하는 것은 아니다.
최근 스위칭 전원장치(SMPS): Switch Mode Power)는 소형, 경량화를 위하여 구동주파수가 점점 높아 가는 추세이다.
본 발명은 PN 접합의 농도를 낮춤으로써 확산되는 캐리어(전자 또는 정공)의 양을 감소시켜 고속 스위칭에 유리하도록 하였으며, 간단한 구조로 고내압 고신뢰성 특성을 구현되므로 산업적으로 이용할 가능성이 매우 높다.
특히, 본 발명의 일 실시예에 따르면, 일반적인 개별소자(discrete) 제조공정에 별도의 추가 공정없이 고내압 구현이 가능하여 가격경쟁력이 있다. 따라서, 본 발명은 산업적으로 이용할 가능성이 매우 높다.
11 제1 도전형 기판 12 제1 도전형 에피층
13 제1 도전형 전기배선링 21 제2 도전형 에피층
22 제2 도전형 확산층 31 절연막
41 제1 전극(항복전압 증가용 전극) 42 제2 전극
50 MOS 구조 51 MOS 구조의 공핍층
52 MOS 구조에서 항복 발생경로
13 제1 도전형 전기배선링 21 제2 도전형 에피층
22 제2 도전형 확산층 31 절연막
41 제1 전극(항복전압 증가용 전극) 42 제2 전극
50 MOS 구조 51 MOS 구조의 공핍층
52 MOS 구조에서 항복 발생경로
Claims (8)
- 다이오드에 있어서,
고농도의 제1 도전형 기판;
상기 제1 도전형 기판 상부에 형성된 제1 도전형 에피층;
상기 제1 도전형 에피층 상부에 형성된 제2 도전형 에피층;
상기 제2 도전형 에피층 상부에 형성된 제2 도전형 확산층;
상기 제2 도전형 에피층을 외측에서 수직으로 관통하여 형성된 제1 도전형 전기배선링;
상기 제2 도전형 에피층, 제2 도전형 확산층 및 제1 도전형 전기배선링 상부에 형성된 절연막;
상기 절연막 상부에 형성된 제1 전극(항복전압 증가용 전극) 및 제2 전극;을 포함하여 구성되고,
상기 제1 전극은 상기 제1 도전형 전기배선링과 연결;되고,
상기 제2 전극은 상기 제2 도전형 확산층과 연결;되고,
상기 제1 전극, 상기 절연막 및 상기 제2 도전형 에피층은 MOS (Metal-Oxide-Semiconductor) 구조를 형성;하고,
상기 MOS 구조는 제1 도전형 전기배선링 과 제2 전극 사이에 형성;되고,
다이오드에 역전압이 공급되면 상기 MOS 구조에 공핍층이 형성되어서 상기 절연막과 다이오드 PN 정션이 만나는 부위의 항복전압이 높아지는 것;을 특징으로 하는 고내압 스위칭 다이오드.
- 다이오드에 있어서,
저농도의 제1 도전형 기판;
상기 제1 도전형 기판 상부에 형성된 제2 도전형 에피층;
상기 제2 도전형 에피층 상부의 내측에 형성된 제2 도전형 확산층;
상기 제2 도전형 에피층을 외측에서 수직으로 관통하여 형성된 제1 도전형 전기배선링;
상기 제2 도전형 에피층, 제2 도전형 확산층 및 제1 도전형 전기배선링 상부에 형성된 절연막;
상기 절연막 상부에 형성된 제1 전극(항복전압 증가용 전극) 및 제2 전극;을 포함하여 구성되고,
상기 제1 전극은 상기 제1 도전형 전기배선링과 연결;되고,
상기 제2 전극은 상기 제2 도전형 확산층과 연결;되고,
상기 제1 전극, 상기 절연막 및 상기 제2 도전형 에피층은 MOS (Metal-Oxide-Semiconductor) 구조를 형성;하고,
상기 MOS 구조는 제1 도전형 전기배선링 과 제2 전극 사이에 형성;되고,
다이오드에 역전압이 공급되면 상기 MOS 구조에 공핍층이 형성되어서 상기 절연막과 다이오드 PN 정션이 만나는 부위의 항복전압이 높아지는 것;을 특징으로 하는 고내압 스위칭 다이오드.
- 제1 항 또는 제2 항 중 어느 한 항에 있어서,
상기 제1 도전형은 N 타입이고, 제2 도전형은 P 타입인 것;을 특징으로 하는 고내압 스위칭 다이오드.
- 제1 항에 있어서 ,
상기 제1 도전형은 P 타입이고, 제2 도전형은 N 타입인 것;을 특징으로 하는 고내압 스위칭 다이오드.
- 제1 항 또는 제2 항 중 어느 한 항에 있어서,
다이오드 패기지의 두 단자가 상기 제1 전극 및 상기 제2 전극에 연결된 것;을 특징으로 하는 고내압 스위칭 다이오드.
- 제1 항 또는 제2 항 중 어느 한 항에 있어서,
다이오드 패기지의 두 단자가 상기 제2 전극 및 상기 제1 도전형 기판과 연결된 것;을 특징으로 하는 고내압 스위칭 다이오드.
- 제1 항에 있어서,
상기 제1 도전형 전기배선링은 제2 도전형 에피층(21) 및 제1 도전형 에피층(12)를 수직으로 관통하여서 형성된 것;을 특징으로 하는 고내압 스위칭 다이오드.
- 제1 항 또는 제2 항 중 어느 한 항에 있어서,
상기 제1 전극 아래의 제2 도전형 에피층의 표면 부분에 반대 극성의 불순물을 주입하여 제2 도전형 에피층의 농도를 낮추는 것;을 특징으로 하는 고내압 스위칭 다이오드.
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