CN101470454A - 降压电路、半导体器件以及降压电路控制方法 - Google Patents

降压电路、半导体器件以及降压电路控制方法 Download PDF

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Abstract

本发明涉及一种降压电路、半导体器件以及降压电路控制方法。一种降压电路，其连接在用于提供电源电压的电源节点和用于向目标电路提供功率的内部电源线之间，其用以降低电源电压，并且通过所述内部电源线向目标电路施加所述降低的电压。所述降压电路包括：比较电路，其将参考电压与内部电源线的电压相比较；以及，驱动器，其按照所述比较电路的比较结果来调整在所述内部电源线和所述电源节点之间流动的电流。控制所述驱动器的有效电平，以使得与目标电路的激活操作同步地在预定的上升时段内上升，并且在所述升高时段后到来的预定下降时段内下降。

Description

降压电路、半导体器件以及降压电路控制方法
技术领域
本发明涉及一种用于降低电压的技术，更具体地讲，涉及一种用于将电源电压降低以便提供到目标电路上的技术。
本申请具有日本专利申请第2007-336419号的外国优先权权益，所述日本专利申请第2007-336419号具有2007年12月27日的日本提交日期。
背景技术
在每个处理系统提供有使用低于系统电源电压的电源电压来操作的电路的情况下，所述系统使用降压电路来将系统电源电压降低到操作那些电路的电源电压。例如，在诸如DRAM(动态随机存取存储器)和伪SRAM(静态随机存取存储器)的该类半导体器件的领域内，随着LSI的高密度封装和高集成技术的进步，所述半导体器件的元件越来越微小化。因此，降低内部操作电源电压，以改善那些微小化的元件的可靠性，并且减少信号线的幅度，由此加速操作和减少电流消耗。另一方面，与那些半导体器件相比较，诸如处理器等的外部装置不被如此大地微小化。因此，当使用这样的半导体器件来形成处理系统时，通过处理器的电源电压等来确定系统电源电压。从而，当形成使用单个电源的处理系统时，将所述系统设计为使用将系统电源电压降低以产生所需要的内部电源电压的降压电路。
图23是示出了该种降压电路的示例的说明图。在图23内，电路组10包括多个电路(电路1，电路2，...，电路N)，并且那些电路被利用低于系统电源电压VDD0的电压(以下称为操作电压)VINT0所驱动。根据电源使能信号VINTEN来驱动降压电路20，并且将系统电源电压VDD0从电压VINT降低到操作电压VINT0，并且将其提供到电路组10。
电路激活使能信号CE控制是否激活/停用电路组10。在下面的说明内，有效时段表示这样的时段，在所述有效时段期间，目标电路或者电路组是有效的，而待机时段表示除了有效时段之外的时段。
图24是示出了在电路组10内的电流消耗如何改变，以及当电路组10退出待机时段并且进入一个有效时段、然后退出所述有效时段并且进入另一个有效时段时，电压VINT和从降压电路20提供的每个信号如何改变状态的图。
如图24中所示，如果在电路组10处于待机时段时接通所述电路激活使能信号CE，则电路组10被激活，并且进入有效时段A1。然后，电源使能信号VINTEN也被接通，由此，降压电路20向电路组10提供电压VINT。此时，电压VINT变为与操作电压VINT0相同。
在图24中的曲线L0表示电压VINT是如何在状态上改变的。当激活时，该电路组10的电流消耗开始。因此，电压VINT变得比操作电压VINT0低。因此，发生所谓的电源下降。降压电路20然后检测所述电源下降，并且将VINT提高到与VINT0相同的电平。但是，到VINT对应于电路组10的电流消耗时，需要一段时间。以下，该时段被称为降压电路响应时段A2。
如果电路激活使能信号CE被断开，则电路组10的操作结束，并且电路组10退出有效时段A1，而进入待机时段。此时，电路组10的电流消耗变为0。然而，需要降压电路20连续地向电路组10供应电荷，以便恢复电源网络，并保证稳定的容量。因此，电源使能信号VINTEN晚于电路组10的停用操作被断开。这个延迟时间是在图24中所示的恢复时段A3。在恢复时段A3的结尾处，电压VINT被恢复到操作电压VINT0。
以下，将从降压电路20的电荷供应容量Qt和电路组10的电荷消耗Pt之间关系的角度来查看这个处理。在降压电路响应时段A2之前的时段T1内，降压电路20的电荷供应容量Qt受电源降低的影响，并且变得小于电路组10的电荷消耗Pt。因此，电压VINT开始逐步地降低。并且按照降压电路20的恢复操作，在包括降压电路响应时段A2的随后步骤的时段T2内，降压电路20的电荷供应容量Qt与电路组10的电流消耗Pt的值大致相同。结果，降压电路20的电荷供应容量Qt在时段T2的终点处，即在时段T3的开始点处超过电路组10的电流消耗Pt。因此，电源下降被消除。
电源下降是在电路的快速操作内引起麻烦的因素。因为当电路操作变快时，有效时段A1变短，而降压电路响应时段A2由于电源下降而不变短，因此不可避免地，需要较长的恢复时段A3。因为电压VINT在恢复时段A3的终点处被恢复为操作电压VINT0，因此在恢复时段A3期间，不能激活电路组10。因此，电路组10不能启动下一个操作。随着恢复时段A3变得更长，变得难于保持电路组10的快速操作。
图25示出了提供给多个存储单元和外部器件的内部电源电路30的说明图。如图25内所示，内部电源电路30包括用于提供系统电源电压VDD0的电源端子31和三个降压电路32。内部电源电路30降低系统电源电压VDD0，并且将所降低的电压提供到I/O接口40、外部逻辑电路50以及多个存储单元60。
地址和命令总线消耗大量电流用于向/从存储器写入/读取数据。如果电源响应速度足够，则上述的电源下降将变得较大。从而，感应跟踪(sense-up)驱动性能降低，因此需要很多时间来放大存储单元信号。
在例如专利文件1(日本专利申请特开第2000-57764号)内所述的过驱动(overdriving)是用于解决这个问题的方法之一。仅仅当放大存储单元信号时，在专利文件1中所公开的过驱动方法向感应跟踪PMOS侧施加大于降压电路输出的电压，并且向感应跟踪NMOS侧施加小于接地电势的电压，由此提高晶体管VSD以补偿不足的驱动输入。
图26示出了用于该种过驱动的降压电路的说明图。为了便于在它们之间比较，在图26内，对于与在图23中相同的部件使用相同的参考标号。
在图26内，电路组10等同于在图25内的外部逻辑电路50或者存储单元60的组。OD表示过驱动信号。在其中接通该过驱动信号的时段内，执行过驱动。以下，该时段被称为过驱动时段。
图27是时序图，用于示出电路组10的电流消耗是如何改变的，并且用于示出当电路组10退出待机时段并且进入有效时段，然后在如图26的说明图中所示执行过驱动后，退出所述有效时段并且进入另一个待机时段时，电压VINT和从降压电路20提供的每个信号是如何在状态上改变的。在图27中的曲线L1表示电压VINT如何在这种情况下改变的。
过驱动信号OD与电路组10的激活操作同步地被接通。然后，执行过驱动。当过驱动时段A4达到其终点时，过驱动信号OD被断开，由此停用过驱动。如图27中所示，当以该种方式来执行过驱动时，电源下降值被减少，降压电路响应时段A2被缩短，并且恢复时段A3也被缩短。在图27中，为了容易理解，简单地示出了电源下降。通过调整当执行过驱动时要施加的电压，也完全可以避免电源下降。该种的过驱动有效地保持电路组10的高速。
发明内容
为防止如上所述的过度下降而执行的过驱动使得有可能在目标电路激活时改善电源响应，并且缩短降压电路响应时段A2，由此缩短恢复时段A3。另一方面，还可以预期该种过驱动在目标电路停用时将使得该电路的电源响应变差。
通常，减少电源网络的电阻，以加速主体系统的操作。因此，如果在该种情况下执行过驱动，则可能发生过量电荷供应。例如，如在图27中的曲线L1所示，即使在恢复时段A3结束后电压VINT也保持上升。在该情况下，电路组10可能在下一个操作的开始时被延迟。而且，电路组10的操作可能变得不稳定。因此，可靠性补偿可能会失败，虽然其依赖于电路组10的额定电压。
为了防止该种过量电荷供应并且改善在停用目标电路时的电源响应，可能存在以下方法，该方法掌握在电路组10的操作期间的电荷消耗量，并且按照所掌握的电荷消耗来调整用于执行主体过驱动的电平。该方法假定有可能预测在电路组10的操作期间的电荷消耗量。然而，例如，在诸如DRAM、伪SRAM等的半导体器件的情况下，是有可能预测诸如存储体的感应电流(sense current)的阵列电流的。但是，因为电流消耗在操作模式中发生变化，所以难于掌握在操作中的外部逻辑的电荷消耗。
本发明的示例形式之一是降压电路，所述降压电路连接在用于提供电源电压的电源节点和用于向目标电路供应功率的内部电源线之间，并且用于降低将要提供到目标电路的电源电压。该降压电路包括：比较电路，所述比较电路用于将参考电压与内部电源线的电压相比较；以及，驱动器，所述驱动器用于按照所述比较电路的比较结果来调整在所述内部电源线和所述电源节点之间流动的电流。控制所述驱动器的有效电平，以便使其与目标电路的激活操作同步地在预定的高时段内上升，并且在所述高时段后到来的预定低时段内降低。
本发明的另一个示例形式是半导体器件。该半导体器件包括第一目标电路；第一内部电源线，其连接到所述第一目标电路；以及，第一降压电路，其连接在提供电源电压的电源节点和第一内部电源线之间，并且用于降低通过第一内部电源线而要提供到第一目标电路的电源电压。第一降压电路包括：第一比较电路，其将第一参考电压与所述第一内部电源线的电压相比较；以及，第一驱动器，其按照所述第一比较电路的比较结果来调整在第一内部电源线和电源节点之间流动的电流。控制第一驱动器的有效电平，以便使其在预定的高时段内与目标电路的激活操作同步地上升，并且在所述高时段后到来的低时段内降低。
本发明的另一个示例形式是降压电路控制方法。该方法控制目标降压电路，所述目标降压电路连接在用于提供电源电压的电源节点和用于向目标电路供应电源电压的内部电源线之间，并且用于降低将要通过内部电源线而提供到目标电路的电源电压。该降压电路包括：比较电路，其用于将参考电压与内部电源线的电压相比较；以及，驱动器，其用于按照所述比较电路的比较结果来调整在所述内部电源线和所述电源节点之间流动的电流。所述方法控制所述降压电路，以便使所述驱动器的有效电平与目标电路的激活操作同步地在预定的高时段内上升，并且在所述高时段后到来的低时段内降低。
根据本发明的技术，甚至在向目标电路提供被降低的电源电压后的目标电路的激活和停用的定时处，也有可能实现有利的电源响应。
附图说明
通过下面结合附图说明特定的示例实施例，本发明的上述和其他示例方面、优点和特征将变得更加明显，其中：
图1是在本发明的第一示例实施例中的半导体器件的框图；
图2是如图1所示的半导体器件中的降压电路的框图；
图3是用于示出如图1所示的半导体器件中每个信号如何在状态上改变的时序图；
图4是在本发明的第二示例实施例中的半导体器件的框图；
图5是在本发明的第三示例实施例中的半导体器件的框图；
图6是在本发明的第四示例实施例中的半导体器件的框图；
图7是用于示出如图6所示的半导体器件中每个信号如何在状态上改变的时序图；
图8是用于描述如图6所示的半导体器件的变化的时序图；
图9是在本发明的第五示例实施例中的半导体器件的框图；
图10是用于示出如图9所示的半导体器件中每个信号如何在状态上改变的时序图；
图11是在本发明的第六示例实施例中的半导体器件的框图；
图12是用于示出如图11所示的半导体器件中每个信号如何在状态上改变的时序图；
图13是用于描述如图11所示的半导体器件的变化的时序图；
图14是在本发明的第七示例实施例中的半导体器件的框图；
图15是用于示出如图14所示的半导体器件中每个信号如何在状态上改变的时序图；
图16是用于描述如图14所示的半导体器件的变化的时序图；
图17是用于描述如图14所示的半导体器件的变化的时序图；
图18是在本发明的第八示例实施例中的半导体器件的框图；
图19是用于示出如图18所示的半导体器件中每个信号如何在状态上改变的时序图；
图20是用于示出如图18所示的半导体器件中每个信号如何在状态上改变的时序图；
图21是用于描述如图18所示的半导体器件的变化的时序图；
图22是可用如图2所示的降压电路替换的降压电路的电路图；
图23是传统的降压电路的说明图；
图24是用于示出如图23所示的降压电路中每个信号如何在状态上改变的时序图；
图25是用于示出存储单元和提供在那些存储单元周围的传统内部电源电路的说明图；
图26是用于示出执行过驱动的传统电路的说明图；以及
图27是用于示出如图26所示的降压电路中每个信号如何在状态上改变的时序图。
具体实施方式
<第一示例实施例>
图1示出了在本发明的该第一示例实施例中的半导体器件100。半导体器件100包括电路组140和降压电路120，降压电路120降低作为外部电源电压的系统电源电压VDD0，并且向电路组140提供被降低的电压。降压电路120连接在电源节点110和内部电源线130之间，并且连接有比较电路122和驱动器128。
电路组140包括多个电路，并且与电路激活使能信号CE同步地被激活，所述电路激活使能信号CE在其中电路140空闲的待机时段内被接通，然后电路组140进入有效时段。然后，与在有效时段内被断开的电路激活使能信号CE同步地，电路组140被停用，并且进入另一个待机时段。电路组140的操作电压被假定为VINT0。
比较电路122将参考电压VREF与内部电源线130的电压VINT相比较，所述参考电压VREF具有与电路组140的操作电压VINT0相同的值。
驱动器128按照比较电路122的比较结果来调整在电源节点110和内部电源线130之间流动的电流。具体地，驱动器128调整在电源节点110和内部电源线130之间流动的电流，以便当内部电源线130的电压VINT变得小于参考电压VREF(＝VINT0)时，内部电源线130的电压VINT被提高到参考电压VREF。
降压电路120输入三个控制信号VINTEN、OD和ODB。
VINTEN是电源使能信号。当这个VINTEN接通时，比较电路122保持有效。
OD表示是否提高驱动器128的有效电平。以下，将该OD控制信号称为过驱动信号。并且将提高驱动器128的有效电平称为过驱动。
ODB控制信号表示是否降低驱动器128的有效电平。以下，将ODB信号称为反向过驱动信号。并且将降低驱动器128的有效电平称为反向过驱动。
在这个实施例内，将过驱动信号OD与电路组140的激活操作同步地接通预定时段(提高时段)，并且将反向过驱动信号ODB与电路组140的停用操作同步地断开预定时段(降低时段)。因此，与电路组140的激活操作同步地提高驱动器128的有效电平，并且与电路组140的停用操作同步地降低驱动器128的有效电平。
接着，将说明通过参考图2的各种方法而执行的用于提高驱动器128的有效电平的过驱动和用于降低驱动器128的有效电平的反向过驱动。
图2示出了执行过驱动和反向过驱动的降压电路120的示例。如图2所示，比较电路122包括N沟道MOS晶体管MN11到MN18、P沟道MOS晶体管MP11到MP17、恒流电源126和反相器124。驱动器128包括P沟道MOS晶体管MP20。
MP15、MP16和MP17具有分别与系统电源电压VDD0并联连接的源极。它们的栅极分别输入电源使能信号VINTEN。电源使能信号VINTEN确定是否激活比较电路122。该电源使能信号VINTEN与电路组140的激活操作同步地被接通。MP17的漏极连接到MP20的栅极。
MP15的漏极连接到MP11和MP12两者的漏极。MP11和MP12的栅极彼此连接，并且它们的源极连接到系统电源电压VDD0，以形成电流镜。MP12具有短路的栅极和漏极。MP11的漏极连接到MN11的源极。MN11具有短路的栅极和源极。
MP12的漏极连接到MN13和MN12的漏极。MN13和MN12彼此并联。它们的源极连接到MN15的漏极。MN13的栅极输入VREF。MN12的栅极输入过驱动信号OD。MN15连接到其源极接地的恒流电源126。MN15的栅极输入电源使能信号VINTEN。
MP13的栅极连接到MP14的栅极，并且它们的栅极连接到MP16的漏极。MP13和MP14的源极分别输入系统电源电压VDD0，以形成电流镜。在MP13中，其栅极和漏极短路。MP13的漏极连接到MN14的漏极。MN14的源极连接到MN15的漏极，并且MN14的栅极连接到MP20的漏极。MP20的漏极输出VINT。
MP13的漏极连接到MN18的漏极。MN18的源极连接到MN15的漏极，并且MN18的栅极输入反向过驱动信号ODB。
MP14的漏极连接到MN17的漏极。MN17的栅极分别连接到MN11的栅极和MN16的漏极，并且MN17的源极接地。MN16的源极接地，并且其栅极输入由分析器124反相的电源使能信号VINTEN。
在驱动器128内，MP20具有连接到系统电源电压VDD0的源极和分别连接到MP17和MP14的漏极的栅极，并且所述栅极用于输入栅极电压VDDACTD。
接着，将说明降压电路120的操作。首先，将说明其中过驱动信号OD和反向过驱动信号ODB都断开的情况，即驱动器128的有效电平不被调整的情况。在这种情况下，其栅极输入过驱动信号OD的MN12和其栅极输入反向过驱动信号ODB的MN18分别被截止。
当电源使能信号VINTEN断开时，导通MP15、MP16和MP17，并且MP11到MP14以及MP20被截止，由此VINT和参考电压VREF在同一电平上。此时，比较电路122空闲。
与被接通的电源使能信号VINTEN同步地，电路组140被激活。此时，MP15到MP17以及MN16被截止，并且MN15被导通。结果是，比较电路122和驱动器128被激活。
如果VINT由于被激活的电路组140的电流消耗而在电平上降低，则在MP14内流动的电流降低的同时，在MN11和MN17内流动的电流升高。因此，MP20的栅极电压VDDACTD在电平上降低，由此驱动器128被激活，并且VINT升高到参考电压。
接着，将说明当过驱动信号OD和反向过驱动信号ODB接通时，比较电路的操作。过驱动信号OD仅仅在与电路组140的激活操作同步的预定时段内被接通，并且反向过驱动信号ODB仅仅在与电路组140的停用操作同步的预定时段内被接通。过驱动信号OD和反向过驱动信号ODB从不同时被接通。
在其中接通过驱动信号OD的时段内，MN12也被导通，使得大电流在MN12内流动。在该状态下，参考电压VREF以伪方式上升。因此，直到过驱动信号OD被接通，MP20的栅极电压VDDACTD进一步降低。驱动器128的有效电平因此上升，并且VINT更快地上升。
另一方面，在其中接通反向过驱动信号ODB的时段内，MN18也被导通，并且在MP14内流动的电流增大，而在MN17内流动的电流减小。因此，MP20的栅极电压VDDACTD降低到小于在其中未接通反向过驱动信号ODB的情况下，由此驱动器128的有效电平降低，并且VINT缓慢地升高。
图3示出了在器件100退出待机时段，并且进入有效时段，然后退出所述有效时段，并且进入另一个待机时段的转换处理中，如图1所示的半导体器件100中的内部电源线130的电压VINT和每个信号是如何在状态上改变的。在图3内的曲线L2表示在器件100中，VINT的状态是如何改变的。在图3内，用于比较，还显示了曲线L0和曲线L1。曲线L0表示当过驱动和反向过驱动都不执行时，VINT的状态如何改变，并且曲线L1表示当执行过驱动并且不执行反向过驱动时，VINT的状态如何改变。而且，在图3中的曲线L0和L1与在图27内所示的相同。
如图3内所示，与电路激活使能信号CE同步地激活电路组140，由此电路组140开始消耗电流。此时，内部电源线130的电压VINT降低，但是降压电路120的驱动器128被激活以提高VINT。
而且，在这个实施例内，通过电路组140在预定时段(在图3中的过驱动时段A4)内的激活操作来提高驱动器128的有效电平，因此VINT的提高速度比当不执行过驱动时(由曲线L0表示)更快。因此，改善了在激活时的电路组140的电源响应。
而且，在过驱动时段A4结束后，在该实施例中，驱动器128的有效电平与电路组140的停用同步地，在预定时段(在图3中的反向过驱动时段A5)内被降低。因此，VINT的上升速度比当不执行反向过驱动时(由曲线L1表示)更慢。因此，该实施例可以防止由执行的过驱动所引起的过量电荷供应。在反向过驱动结束后，内部电源线130的电压VINT被迅速地恢复到适当的电压。
而且，因为驱动器128的有效电平在反向过驱动时段A5内有意地被降低，因此，即使当不能估计电路组140的电流消耗时，也可以改善电路组140的电源响应。
<第二示例实施例>
在上述的第一示例实施例中的半导体器件100相对于电路组140提供有一个降压电路120。该第二示例实施例的技术也可以应用到提供有多个降压电路的半导体器件中。
图4示出了在该第二示例实施例中的半导体器件200。在图4中，对于与如图1所示的半导体器件100的部件相同的功能部件使用相同的附图标号，以避免重复说明。
如图4所示，在半导体器件200中，相对于电路组140，并联地提供了多个降压电路120(在图4中为两个电路)。那些降压电路120分别等同于如图1所示的半导体器件100中提供的降压电路120，因此在此将省略对于它们的说明。
本发明的技术也可以应用到其中为如半导体器件200那样的、包括多个电路的目标电路组提供多个降压电路的情况。因此，在该第二示例实施例中的本发明的技术也可以获得与半导体器件100相同的效果。
<第三示例实施例>
图5示出了在本发明的该第三示例实施例内的半导体器件300。该半导体器件300也通过向提供有多个降压电路的半导体器件应用本发明的技术来实现。在图5中，对于与在图4内所示的半导体器件200的部件相同的功能部件使用相同的附图标号，以避免重复说明。
如图5所示，在半导体器件300中，相对于电路组140，并联地提供了多个降压电路120(在图5内为两个电路)。该两个降压电路是降压电路320和120。在电路组140包括的电路中，电路14N的电流消耗较高。
降压电路120被配置为用于执行过驱动和反向过驱动(例如，反转地)。降压电路320是传统的降压电路，其不执行过驱动和反向过驱动中的任何一个。
被布置在电路14N附近的降压电路120向消耗许多电流的电路14提供电流。这表示当对于目标电路组提供多个降压电路时，在该第三示例实施例中的半导体器件300被配置为使得仅仅在以下降压电路中，执行过驱动和反向过驱动，其中，所述降压电路向目标电路组的电路中消耗许多电流的一个提供电流。其他降压电路全部是传统的降压电路，其不需要执行过驱动和反向过驱动的任何一个。那些传统的降压电路分别向不消耗许多电流的电路提供电流。
电源降低经常分别出现在消耗许多电流的电路附近。因此，在该第三示例实施例内，本发明的技术仅仅应用到用于向消耗许多电流的该种电路提供电流的降压电路。这就是为何在目标电路组的激活或者停用定时处保证有利的电源响应的原因。而且，该实施例可以减少每个降压电路的规模，使得能够减少主体半导体器件的整体电路规模。
<第四示例实施例>
在如上所述的第一到第三示例实施例的任何一个内的半导体器件是其中分别从降压电路接收电流供应的电路在相同定时处被激活/停用的示例。而且，本发明的技术甚至也可以应用到具有以下那些电路的任何半导体器件上，其中，所述那些电路分别从降压电路接收电流供应，并且在不同的定时处被激活/停用。
图6示出了在该第四示例实施例中的半导体器件400。在半导体400中，分别按照电路激活使能信号CE1和电路激活使能信号CE2的接通/关断定时来激活/停用电路组140和电路组440，并且它们的激活和停用定时彼此不同。
在电源节点110和内部电源线130之间提供了多个降压电路120(在图6内为两个)。降压电路120被过驱动信号OD和反向过驱动信号ODB控制，以便与电路组140和440中的每个的激活操作同步地，在预定时段内执行过驱动，并且与电路组140和440中的每个的停用操作同步地，在预定时段内执行反向过驱动。
图7示出了在器件电路140和440分别地退出待机时段并且进入有效时段、然后退出所述有效时段、并且进入另一个待机时段的转换处理中，在如图6所示的半导体器件400中的电流消耗是如何改变并且内部电源线130的电压VINT和每个信号是如何在状态上改变的。图7的曲线L3表示在装置400中的VINT的状态如何改变。
如图7所示，与电路激活使能信号CE1同步地，激活电路组140，由此电流消耗开始。此时，内部电源线130的电压VINT降低，但是降压电路120的驱动器128被激活以提高VINT。
而且，在该实施例内，过驱动信号OD与电路组140的激活操作同步地，在预定时段(第一过驱动时段A4a)内被接通，由此执行过驱动以提高驱动器128的有效电平。
此后，电路组440被接通的电路激活使能信号CE2所激活。然后，响应于电路组440的该激活，过驱动信号OD在如图7所示的第二过驱动时段A4b内被再一次接通，由此执行第二过驱动。
电路组140和440的操作继续，然后电路组140被首先停用。然后，在如图7所示的第一反向过驱动时段A5a中，接通反向过驱动信号ODB以便执行主体反向过驱动。
此后，电路组440也被停用。然后，在第二反向过驱动时段A5b中，反向过驱动信号ODB被再一次接通，以便执行第二反向过驱动。
以这种方式，本发明的技术还能应用到具有多个以不同定时来激活/停用的电路的任何目标电路组上。在这种情况下，甚至可以在它们的激活/停用定时处，在那些电路的任何一个中改善电源响应。
在该实施例内，提供了多个降压电路。但是，该实施例也可以应用到其中仅仅提供一个降压电路的情况中。
<第四示例实施例的变化形式>
在这个变化形式内，半导体器件400被配置为用来在电路组140和440中的每个的激活/停用定时处，执行过驱动/反向过驱动。如果那些电路组的激活/停用定时彼此不同，并且如果在一个电路组已经有效的同时激活另一个电路组，则也可以仅仅在先前激活的电路组的激活定时处，在预定时段内执行该种过驱动。如果当先前的电路组被停用时另一个电路组已经有效，则可以仅仅在以后要停用的电路组的停用定时处，在预定时段内执行反向过驱动。图8示出了在该种情况下每个信号是如何在状态上改变的。在该示例内，首先停用电路组140，然后停用电路组440。在图8内的曲线L4表示在内部电源线130中的电压VINT如何改变。
如图8所示，在当要先前激活的电路组140的操作开始时的第一过驱动时段A4a内，过驱动信号OD被接通以执行过驱动。另一方面，在当在电路组140有效的同时来激活电路组440时，过驱动信号OD被保持断开，由此不执行过驱动。
而且，在要首先停用的电路组140的停用定时处，反向过驱动信号ODB被保持断开，因此不执行反向过驱动。另一方面，在以后要停用的电路组440的停用定时处的第二反向过驱动时段内，反向过驱动信号ODB被接通，以执行反向过驱动。
以这种方式，电路组140和440被看作是一个集成的目标电路，并且在整个目标电路的激活/停用定时处执行过驱动/反向过驱动。结果是，甚至可以在任何激活/停用定时处改善电源响应，并且可以防止驱动器的有效电平过量上升和过量降低。
<第五示例实施例>
在第二到第四示例实施例中的每个内，将本发明的技术应用到其中多个降压电路彼此并联连接的半导体器件中。本发明的技术也可以应用到其中多个降压电路彼此串联连接的任何半导体器件中。
图9示出了在该第五示例实施例中的半导体器件500。在半导体器件500中，两个降压电路120彼此串联连接。降压电路120分别向电路组140和540提供电流。在图9中，对于与在上述的第一到第四示例实施例内的部件相同的功能部件使用相同的附图标号，以避免重复的说明。
电路组140连接到内部电源线130，并且从连接在电源节点110和内部电源线130之间的降压电路120接收电流供应。内部电源线130的电压被描述为VINT。
电路组540连接到内部电源线530，并且从连接在内部电源线130和内部电源线530之间的降压电路120接收电流供应。内部电源线530的电压被描述为VINT1。
同一电路激活使能信号CE分别用于激活/停用电路组140和540。激活/停用定时在那些电路组140和540之间是相同的。通过过驱动信号OD和反向过驱动信号ODB控制两个降压电路120，以便在电路组140和540的激活定时处，在预定时段内执行过驱动，并且在电路组140和540的停用定时处，在预定时段内执行反向过驱动。
图10示出了在器件电路140和540分别地退出一个待机时段并且进入有效时段，然后退出所述有效时段，进入另一个待机时段的转换处理内，在如图9所示的半导体器件500中的电压VNIT和VINT1的每个、电路激活使能信号CE、过驱动信号OD和反向过驱动信号ODB是如何在状态上改变的。
如图10所示，在当电路组140和540被激活时的过驱动时段A4内，在两个降压电路120内接通过驱动信号OD，以执行过驱动。并且在当停用电路组140和540时的反向过驱动时段A5内，反向过驱动信号ODB被接通，以执行反向过驱动。
如上所述，本发明的技术也可以应用到具有彼此串联连接的多个降压电路的半导体器件中。并且，应用本发明的技术可以改善在从那些降压电路接收电流供应的目标电路的激活和停用定时处的电源响应。
<第六示例实施例>
图11示出了在该第六示例实施例内的半导体器件600。该半导体器件600也通过向具有彼此串联连接的多个降压电路(在图11内为2个)的半导体器件应用本发明的技术来实现。
在半导体器件600中，降压电路120连接在内部电源线130和电源节点110之间。降压电路120降低分别要提供到电路组140和降压电路620的系统电源电压VDD0到VINT。降压电路120执行过驱动和反向过驱动。
降压电路620连接在内部电源线130和内部电源线630之间。降压电路620将内部电源线130的电压降低到要提供到电路组640的电压。降压电路620是普通的降压电路，并且不执行过驱动和反向过驱动的任何一个。
电路组140被电路激活使能信号CE1激活/停用，并且电路组640被电路激活使能信号CE2激活/停用。激活/停用定制在那些电路组140和640之间不同。
图12示出了在器件电路140和640分别退出一个待机时段并且进入有效时段，然后退出有效时段，并且进入另一个待机时段的转换处理内，在如图11所示的半导体器件600中的电压VINT和VINT1的每个、电路激活使能信号CE1、电路激活使能信号CE2、过驱动信号OD和反向过驱动信号ODB是如何在状态上发生改变的。
如图12内所示，在降压电路120内，与电路组140的激活操作同步地，在第一过驱动时段A4a内接通过驱动信号OD，以执行过驱动。其后，与电路组640的激活定时同步地，在第二过驱动时段A4b内再一次接通过驱动信号OD，以执行第二过驱动。另一方面，与电路组140的停用定时同步地，在第一反向过驱动时段A5a内接通反向过驱动信号ODB，以执行反向过驱动。然后，与电路组640的停用定时同步地，在第二反向过驱动时段A5b内接通反向过驱动信号ODB，以执行第二反向过驱动。
换言之，在该实施例的半导体器件600中，电路组140、620和640被当作是一个集成的目标电路组，并且降压电路120与在该目标电路组内包括的每个电路的激活/停用操作同步地，执行过驱动/反向过驱动。
<第六示例实施例的变化形式>
半导体器件600的降压电路120被配置为用于与电路组140的激活/停用操作和电路组640的激活/停用操作同步地，执行过驱动/反向过驱动。虽然在那些电路组140和640之间激活/停用定时不同，但是如果在一个电路组已经有效的同时激活其他电路组，则可以当激活先前已激活的电路组时，仅仅在预定时段内执行过驱动。而且，如果当将要停用一个电路组的操作时另一个电路组已经有效，则可以当停用以后要停用的电路组时，仅仅在预定时段内执行过驱动。图13示出了在这种情况下每个信号是如何在状态上改变的。在该示例中，电路组140首先被激活，然后，激活电路组640。并且首先停用电路组140，然后停用电路组640。
如图13所示，在其中激活要预先激活的电路组140的第一过驱动时段A4a中，接通过驱动信号OD，由此降压电路120执行过驱动。另一方面，当在电路组140有效时要激活的电路组640被激活时，过驱动信号OD被保持断开，因此不执行过驱动。
而且，当停用要首先停用的电路组140时，反向过驱动信号ODB被保持断开，因此不执行反向过驱动。另一方面，在其中停用随后要停用的电路组640的第二反向过驱动时段内，接通反向过驱动信号ODB以使得能够在降压电路120内执行反向过驱动。
<第七示例实施例>
在第六示例实施例中和在其变化形式中的半导体器件600内，多个降压电路彼此串联连接，并且仅仅在最上游布置的降压电路中执行过驱动/反向过驱动。如果将本发明的技术应用到具有彼此串联连接的多个降压电路的半导体器件中，则可以在那些降压电路的每个内执行过驱动/反向过驱动。图14示出了在该种实施例内的半导体器件700。
除了在降压电路120内执行的过驱动/反向过驱动之外，半导体器件700的配置与半导体器件600的相同，其中，所述降压电路120将内部电源线130的电压VINT降低到要提供到电路组640的电压VINT1。
如图14内所示，在第一级内布置的降压电路120输入第一过驱动信号OD1和第一反向过驱动信号ODB1，并且在第二级内布置的降压电路120输入第二过驱动信号OD2和第二反向过驱动信号ODB2。图15示出了那些信号的接通/关断定时。
如图15内所示，在其中激活要预先激活的电路组140的第一过驱动时段A4a内，在将第二过驱动信号OD2保持断开的同时，接通第一过驱动信号OD1。因此，在第一级过驱动时段A4a内，在第二降压电路120不执行过驱动的同时，第一降压电路120执行过驱动。
在其中激活要随后激活的电路组640的第二过驱动时段A4b内，第一过驱动信号OD1被保持断开，并且第二过驱动信号OD2被接通。因此，在第二级过驱动时段A4b内，在第二级降压电路120执行过驱动的同时，第一级降压电路120不执行过驱动。
而且，在其中停用要预先停用的电路组140的第一反向过驱动时段A5a内，在将第二反向过驱动信号ODB2保持断开的同时，接通第一反向过驱动信号ODB1。因此，在第二级降压电路120不执行反向过驱动时，第一级降压电路120执行反向过驱动。
并且，在其中停用要随后停用的电路组640的第二反向过驱动时段A5b内，第一反向过驱动信号ODB1被保持断开，并且第二反向过驱动信号ODB2被接通。因此，当第二级降压电路120执行反向过驱动的同时，第一级降压电路120不执行反向过驱动。
<第七示例实施例的变化形式>
多种组合有可能用于在该第七示例实施例的半导体器件700中的第一和第二级降压电路120中执行过驱动/反向过驱动。图16和17示出了该总组合的两个示例。
在图16所示的示例内，第一过驱动信号OD1在第一和第二过驱动时段A4a和A4b的每个内被接通，并且第一反向过驱动信号ODB1在第一和第二反向过驱动时段A5a和A5b的每个内被接通。因此，第一级降压电路120在第一和第二过驱动时段的每个内执行过驱动，并且在第一和第二反向过驱动时段A5a和A5b的每个内执行反向过驱动。
另一方面，第二过驱动信号OD2仅仅在第二过驱动时段A4b内被接通，并且第二反向过驱动信号ODB2仅仅在第二反向过驱动时段A5b内被接通。因此，第二级降压电路120仅仅在第二过驱动时段A4b内执行过驱动，并且仅仅在第二反向过驱动时段A5b内执行反向过驱动。
在图17所示的示例中，第二过驱动信号OD2和第二反向过驱动信号ODB2的接通/关断定时与在图16内所示的示例内的那些相同。但是，第一过驱动信号OD1仅仅在第一过驱动时段A4a内被接通，并且第一反向过驱动信号ODB1仅仅在第一反向过驱动时段A5a内被接通。因此，第一级降压电路120仅仅在第一过驱动时段A4a内执行过驱动，并且仅仅在第一反向过驱动时段A5a内执行反向过驱动。
如上所述的实施例的每个的变化形式以及那些变化形式的组合的任何一个都可以被应用到需要降压电路的任何半导体器件中。应用那些变化形式和组合的任何一个可以改善电源响应，并且即使在任何目标电路的激活/停用定时处，也能有效地保证其的快速操作。
<第八示例实施例>
接着，将说明如何向诸如DRAM、SRAM等的半导体器件应用如上所述的实施例。虽然上述实施例的任何一个都可以应用到那些半导体中，但是将挑选在图4和6中所示的第三和第四示例实施例的组合作为应用示例，然后将该应用示例在下面描述为第八示例实施例。在第三示例实施例内的半导体器件300具有彼此并联连接的多个降压电路，并且仅仅在向消耗许多电流的电路提供电流的降压电路中执行过驱动/反向过驱动。在第四示例实施例中的半导体器件400也具有彼此并联连接的多个降压电路，并且对于目标电路执行过驱动/过驱动，而且在那些目标电路之间，激活/停用定时不同。
图18示出了在该第八示例实施例内的半导体器件800。在图18中，对于与如上所述的实施例内的部件相同的功能部件使用相同的附图标号，以避免重复的说明。
如图18所示，半导体器件800包括在系统电源电压VDD0和内部电源线130之间彼此并联连接的多个降压电路(在此图内为3个)以及存储器电路810。存储器电路810包括多个存储单元阵列(在此图内为2个)、外部逻辑813和I/O接口(以下简称为I/O)814。每个存储单元阵列包括列解码器(ColDec)、列控制器(Col控制)和布置在其中的存储体(BANK)。外部逻辑813包括命令地址缓冲器(CMD地址缓冲器)和布置在其中的命令控制器(CMD控制)。虽然列解码器和列控制器被包括在外部逻辑内，但是将它们示出为在存储器阵列内，以简化说明。而且，在此省略在存储器电路的功能块之间布置和交换的内部连接线和信号。
降压电路120和两个降压电路820的每个将系统电源电压VDD0降低到要提供到存储器电路810的电压VINT。在那三个降压电路中，降压电路120可以执行过驱动/反向过驱动，并且另外两个降压电路810是普通的降压电路，其不执行过驱动/反向过驱动。
与对任何一个存储体的读取/写入访问同步地，激活存储器电路。在该访问时，在外部逻辑813内包括的命令控制器(CMD控制)和命令地址缓冲器(CMD地址缓冲器)分别具有最大的电流消耗。因此，在该实施例内，执行过驱动/反向过驱动的降压电路120向外部逻辑813提供电流。
图19示出了当访问任何存储体时，在半导体器件800中的每个信号是如何在状态上改变的以及存储器电路810的电荷消耗如何发生改变。在该示例内，假定访问BANK0。
如图19所示，如果BANK0接收到访问命令，则存储器核心访问信号(未示出)被接通，并且因此，激活外部逻辑813和存储单元阵列811，由此存储器电路810开始放电。
所述存储器访问信号被保持接通，直到存储单元阵列811和外部逻辑813被停用。即使当存储单元阵列811和外部逻辑813被停用时，I/O814仍然有效以输入/输出数据。因此，存储器电路810保持放电。当I/O814也被停用时，存储器电路810的电荷消耗变为零(0)。换言之，在如上所述的每个实施例内，其中整个存储器电路810消耗电荷的时段等同于其中接通电路激活使能信号CE的时段(有效时段A1)。
电源使能信号VINTEN也与存储器电路810的激活同步地被接通。电源使能信号VINTEN与对存储体的间歇访问同步地、并且因为考虑到电源接地电阻等而分别比存储器电路810和外部逻辑813的停用定时更晚地被关断。
输入到降压电路120的过驱动信号OD与电源使能信号VINTEN的接通同步地被接通，并且被保持预定时段。
输入到降压电路120的反向过驱动信号ODB在过驱动信号OD的接通时段后，即，在过驱动时段结束后的预定时段内被保持接通。如图19内所示，在整个存储器电路810的停用定时之前而不是在该电路810的停用定时处，与存储器核心访问信号的关断同步地接通反向过驱动信号ODB。
换言之，在该实施例内，与在存储器电路810中具有最大电荷消耗的块的停用同步地执行反向过驱动的同时，与整个存储器电路810的激活同步地执行过驱动。以这种方式，可以对于目标电路的电荷消耗模式，优化过驱动和反向过驱动的定时；它们可以不仅仅限于降压电路的目标电路的激活/停用。
图20示出了在对于BANK0和BANK1的连续访问时，每个信号是如何在状态上改变的。在这种情况下，与分别通过先前访问触发的外部逻辑813和存储单元阵列811的激活同步地，接通存储器核心访问信号。与外部逻辑813和存储单元阵列812的停用同步地，关断存储器核心访问信号。
如图20内所示，在这种情况下，输入到降压电路120的过驱动信号OD与对于BANK0的访问的开始同步地，在预定时段内被接通，而反向过驱动信号ODB与由对于BANK1的访问的结束所触发的、外部逻辑813和存储单元阵列812的停用同步地，在预定时段内被接通。
换言之，在图20内所示的示例内，存储单元阵列811、存储单元阵列812和外部逻辑813被逻辑地看作集成的一个电路组，并且与该电路组的激活/停用同步地，执行过驱动/反向过驱动。
在这种情况下，也可能响应于每个存储体的每次访问来执行过驱动。如图12所示，每次访问BANK0或者BANK1，与所述访问的开始同步地，接通过驱动信号OD。
在这种情况下，可以输出要在BANK0和BANK1的每次激活时接通的激活信号，并且可以将那两个激活信号的OR信号用作过驱动信号OD。
这完成了相对于第一到第八示例实施例的本发明的说明。虽然已经说明了本发明的示例形式，但是应当明白，在不脱离本发明的精神的情况下，修改对于本领域内的技术人员来说是显然的。
例如，在上述每个实施例中，在图2内所示的降压电路120已经被描述为已经采用本发明的技术的降压电路。但是，该电路配置不仅仅限于降压电路120；如果其可以实现与那些降压电路120相同的功能，则其可以是任何降压电路。
图22示出了其配置与降压电路120的不同的降压电路120a。降压电路120a包括比较电路122a和驱动器128a。驱动器128a包括N沟道MOS晶体管MN60，并且比较电路122a包括N沟道MOS晶体管MN51到MN55以及P沟道MOS晶体管MP51和MP52。MP51和MP52构成电流镜，MN51和MN54构成差分对。MN52和MN51彼此并联地连接，而MN53和MN54彼此并联地连接。MN52和MN53分别输入过驱动信号OD和反向过驱动信号ODB。
相对于如图22内所示配置的比较电路122a，降压电路122a可以通过在与降压电路120那些定时相同的定时来接通/关断过驱动信号OD和反向过驱动信号ODB以实现降压电路120的相同功能。
而且，例如，在图18所示的第八示例实施例中的半导体器件800包括连接到同一内部电源线的存储单元阵列、外部逻辑等。在一些半导体器件内，在存储单元阵列和外部逻辑之间，操作电压可以不同。通常，存储单元阵列的操作电压小于外部逻辑的操作电压。在这种情况下，例如，可以使用用于在图9所示的第五示例实施例的操作电压和其变化形式。具体地，在电路组140内的外部逻辑可以连接到内部电源线130，并且电路组540的多个存储单元阵列可以连接到内部电源线530。
而且，应注意，申请人的意图是涵盖所有权利要求元素的等同物，即使其在以后的审查期间被修改。

Claims (23)

1.一种降压电路，其连接在提供电源电压的电源节点和内部电源线之间，以从所述电源电压产生降低的电压，并且通过所述内部电源线向目标电路施加所述降低的电压，所述降压电路包括：
比较电路，其将参考电压与所述内部电源线的电压相比较；以及，
驱动器，其按照所述比较电路的比较结果来调整在所述内部电源线和所述电源节点之间流动的电流，
其中，控制所述驱动器的有效电平，以使得与所述目标电路的激活操作同步地上升至预定高时段，并且下降至在所述高时段后到来的预定低时段。
2.根据权利要求1所述的降压电路，
其中，所述高时段包括在所述目标电路的激活操作时开始的预定时段。
3.根据权利要求1所述的降压电路，
其中，所述低时段包括与所述目标电路的停用操作同步的预定时段。
4.根据权利要求3所述的降压电路，
其中，所述低时段包括在所述目标电路的停用操作时开始的预定时段。
5.根据权利要求1所述的降压电路，
其中，所述目标电路包括分别要在不同的定时激活的多个内部电路，以及，
其中，不同地为每个所述内部电路提供高时段。
6.根据权利要求1所述的降压电路，
其中，所述目标电路包括分别要在不同的定时激活的多个内部电路，以及，
其中，为在所述内部电路内要首先激活的预定内部电路提供所述高时段，并且不为在所述预定内部电路的操作期间要激活的所述内部电路中的剩余的内部电路提供所述高时段。
7.根据权利要求1所述的降压电路，
其中，所述目标电路包括分别要在不同的定时停用的多个内部电路，以及，
其中，不同地为每个所述内部电路提供低时段。
8.根据权利要求1所述的降压电路，
其中，所述目标电路包括分别要在不同的定时停用的多个内部电路，以及，
其中，如果当在所述多个内部电路中的预定内部电路被停用时存在仍然有效的内部电路，则不为所述预定内部电路提供所述低时段，并且为所述仍然有效的内部电路提供所述低时段。
9.一种半导体器件，包括：
目标电路；
内部电源线，其连接到所述目标电路；以及
降压电路，其连接在用于提供电源电压的电源节点和内部电源线之间，以从所述电源电压产生降低的电压，进而通过所述内部电源线向所述目标电路施加所述降低的电压，
其中，所述降压电路包括：
比较电路，其将参考电压与内部电源线的电压相比较；以及，
驱动器，其按照所述比较电路的比较结果来调整在所述内部电源线和所述电源节点之间流动的电流，并且
其中，控制所述驱动器的有效电平，以使得其在预定的高时段内与目标电路的激活操作同步地上升，并且在所述高时段后到来的低时段内下降。
10.根据权利要求9所述的半导体器件，
其中，所述高时段包括在所述目标电路的激活操作时开始的预定时段。
11.根据权利要求9所述的半导体器件，
其中，所述低时段包括与所述目标电路的停用操作同步的预定时段。
12.根据权利要求11所述的半导体器件，
其中，所述低时段包括在所述目标电路的停用操作时开始的预定时段。
13.根据权利要求9所述的半导体器件，
其中，所述目标电路包括分别要在不同的定时激活的多个内部电路，以及，
其中，不同地为每个所述内部电路提供高时段。
14.根据权利要求9所述的半导体器件，
其中，所述目标电路包括分别要在不同的定时激活的多个内部电路，以及，
其中，为在所述内部电路中要首先激活的预定内部电路提供所述高时段，并且不为在所述预定内部电路的操作期要激活的所述内部电路中的剩余的内部电路不提供所述高时段。
15.根据权利要求9所述的半导体器件，
其中，所述目标电路包括分别要在不同的定时停用的多个内部电路，以及，
其中，不同地为每个所述内部电路提供所述低时段。
16.根据权利要求9所述的半导体器件，
其中，所述目标电路包括分别要在不同的定时停用的多个内部电路，以及，
其中，如果当在所述多个内部电路中的预定内部电路被停用时存在仍然有效的内部电路，则不为所述预定内部电路提供所述低时段，并且为所述仍然有效的内部电路提供所述低时段。
17.根据权利要求13所述的半导体器件，
其中，所述降压电路被提供在接近在所述多个内部电路中的具有最高电流消耗的内部电路处。
18.根据权利要求13所述的半导体器件，
其中，多个所述降压电路彼此并联地连接在所述电源节点和所述内部电源线之间。
19.根据权利要求13所述的半导体器件，
其中，所述半导体器件包括存储器装置，以及，
其中，所述目标电路包括存储单元阵列和外部逻辑电路。
20.根据权利要求9所述的半导体器件，
其中，所述目标电路包括第一目标电路，所述内部电源线包括第一内部电源线，并且所述降压电路包括第一降压电路，
其中，所述半导体器件还包括：
第二目标电路；
第二内部电源线，其连接到所述第二目标电路；以及，
第二降压电路，其连接在所述第一内部电源线和所述第二内部电源线之间，并且通过所述第二内部电源线向所述第二目标电路提供被降低的电压；以及，
其中，利用所述高时段和所述低时段来操作所述第二降压电路。
21.根据权利要求20所述的半导体器件，
其中，所述比较电路包括第一比较电路，所述参考电压包括第一参考电压，并且所述驱动器包括第一驱动器；
其中，所述第二降压电路包括：
第二比较电路，其将所述第二内部电源线的电压与低于所述第一参考电压的第二参考电压相比较；以及，
第二驱动器，其按照所述第二比较电路的比较结果来调整在所述第一内部电源线和所述第二内部电源线之间流动的电流；以及，
其中，控制所述第二驱动器的有效电平，以使得其与所述第二目标电路的激活操作同步地在预定的高时段内上升，并且在所述高时段后到来的预定低时段内下降。
22.根据权利要求20所述的半导体器件，
其中，所述半导体器件包括存储器装置，
其中，所述第一目标电路包括外部逻辑电路，以及，
其中，所述第二目标电路包括一个或多个存储单元阵列。
23.一种用于控制降压电路的方法，所述降压电路连接在用于提供电源电压的电源节点和用于向目标电路提供功率的内部电源线之间，以产生降低的电源电压，进而通过所述内部电源线向所述目标电路施加所述降低的电源电压，其中，所述降压电路包括：
比较电路，其将参考电压与内部电源线的电压相比较；以及，
驱动器，其按照所述比较电路的比较结果来调整在所述内部电源线和所述电源节点之间流动的电流，所述方法包括：
与目标电路的激活操作同步地在预定的高时段内提高所述驱动器的有效电平；以及，
在所述高时段后到来的低时段内降低所述驱动器的所述有效电平。
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