CN101459060A - 半导体装置的制造方法 - Google Patents

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Abstract

本发明“半导体装置的制造方法”是具有如下工序的沟槽深度稳定的半导体装置的制造方法，这些工序是：在半导体衬底上做成相对于所述半导体衬底蚀刻选择比高的第一膜；在所述第一膜上做成相对于所述第一膜蚀刻选择比高的第二膜；蚀刻一部分区域的所述第二膜和第一膜，使所述区域的半导体衬底表面露出；蚀刻所述露出的半导体衬底表面而做成沟槽。

Description

半导体装置的制造方法
技术领域
本发明涉及具有沟槽的半导体装置的制造方法。
背景技术
半导体装置随着时代的进步而不断微小化。微小化的一般方法是促使微细化技术发展的平面上的图案微小化，但近年来，该方法开始接近其限度，现已进行到利用有效利用半导体衬底的三维构造，将半导体装置微小化的新尝试。因此，成为必需的技术是沟槽蚀刻。但是，现在的沟槽蚀刻技术中的沟槽深度方向的偏差还很难说不大，在深度方向的尺寸偏差会引起显著特性变化的半导体装置中，该偏差便成了大问题。被经常使用的改善该偏差的方法是使用阻挡膜的制造方法。该发明的概念图示于图3。
在半导体衬底1上依次层叠蚀刻阻挡膜4、被刻槽膜5、抗蚀剂6，抗蚀剂6被图案化(图3(a))。这里，蚀刻阻挡膜4采用相对于被刻槽膜5的蚀刻选择比大的物质。接着，将抗蚀剂6作为掩膜，蚀刻被刻槽膜5，但由于用阻挡膜4阻止蚀刻，被刻槽膜5上形成的沟槽深度变得恒定。(例如参照特开2001-185532号公报)。
但是，在上述传统技术的方法中，需要在被刻槽膜5的正下方制作与被刻槽膜不同物质的阻挡膜4，工序复杂且成本提高。另外，由于被刻槽膜5层叠在阻挡膜4上，存在材料上受限制、又不能与半导体衬底1电导通等诸多不便。特别是在想要在硅衬底1上原封不动做成沟槽时，不能使用此方法。
发明内容
本发明旨在提供深度偏差小的沟槽的制造方法。为此，采用以下方法来解决上述课题。
(1)具有如下工序的沟槽深度稳定的半导体装置的制造方法：
在半导体衬底上做成相对于上述半导体衬底蚀刻选择比高的第一膜；在上述第一膜上做成相对于上述第一膜蚀刻选择比高的第二膜；将一部分的区域的上述第二膜和第一膜蚀刻而使上述区域的半导体衬底表面露出；以及将上述露出的半导体衬底表面蚀刻而做成沟槽。
(2)具有如下工序的沟槽深度稳定的半导体装置的制造方法：
在半导体衬底上做成相对于上述半导体衬底蚀刻选择比高的第一膜；在上述第一膜上做成相对于上述第一膜蚀刻选择比高的第二膜；将上述第二膜的一部分区域蚀刻；将在上述被蚀刻的第二膜的一部分的区域中露出的上述第一膜的一部分蚀刻；对半导体衬底进行蚀刻而做成沟槽。
(3)如下的沟槽深度稳定的半导体装置的制造方法：将上述半导体衬底设定为硅衬底，将上述第一膜设定为硅氧化膜，将上述第二膜设定为多晶硅膜或硅氮化膜。
(4)如下的沟槽深度稳定的半导体装置的制造方法：将上述半导体衬底设定为硅衬底，将上述第一膜设定为金属膜，将上述第二膜设定为硅氧化淀积膜。
通过使用上述方法，在半导体衬底上制作沟槽时，可以使深度的偏差降低。
附图说明
图1是表示本发明的第一实施例的图。
图2是表示本发明的第二实施例的图。
图3是表示传统技术实施例的图。
具体实施方式
将本发明的代表性实施例作为第一实施例示于图1。首先，如图1(a)所示，在半导体衬底1上淀积沟槽蚀刻时用作掩模的膜即第一膜2。这里，由于在对半导体衬底1进行沟槽蚀刻时用作掩模，第一膜2选用蚀刻选择比高的材料。例如，将半导体衬底1作为硅衬底时，第一膜2采用硅氧化膜。
接着，如图1(b)所示，在第一膜2上淀积用于沟槽深度控制的第二膜3。这里，第二膜3采用在沟槽蚀刻时相对于容易削除的半导体衬底1选择比低的物质。例如，在半导体衬底1为硅衬底时，第2膜3采用多晶硅。在沟槽蚀刻时半导体衬底1被蚀刻的同时第二膜3也被蚀刻，第二膜不限于上述的多晶硅，也可采用硅氮化膜。
下面，如图1(c)所示，在第二膜3上涂敷抗蚀剂，并进行图案化。将该抗蚀剂作为掩模蚀刻第二膜3和第一膜2，如图1(d)所示。这时，由于第一膜2相对于第二膜3蚀刻选择比高，在第一膜2露出部位不被蚀刻。如果蚀刻装置检测出终点，其后，用蚀刻第一膜2的气体进行蚀刻，但由于半导体衬底1相对于第1膜2蚀刻选择比高，在半导体衬底1的露出部位不被蚀刻。
接着，在除去抗蚀剂6后蚀刻硅衬底，做成沟槽结构。在进行该沟槽蚀刻时，如图1(e)所示，不仅半导体衬底1，第二膜3也同时被蚀刻，如图2(f)所示，最终第二膜3全部被蚀刻，至此由第二膜3覆盖的第一膜2的表面露出。预先监测蚀刻室内的特定波长，如果在检测到第一膜2的元素的时刻结束蚀刻，则能够以相应于第二膜3的膜厚的沟槽蚀刻深度结束蚀刻。即使沟槽蚀刻的蚀刻速率不稳定，只要第二膜3的膜厚常时恒定，就可均匀地保持沟槽深度。另外，第二膜3的厚度可根据与沟槽蚀刻时的半导体衬底1的选择比和目标沟槽蚀刻深度而任意确定。
如上所述，将半导体衬底1、第一膜2、第二膜3分别设定为硅衬底、硅氧化膜、多晶硅时，与硅氧化膜相比，硅衬底和多晶硅构成大体相同的蚀刻选择比，因此需要具有与想要做成的沟槽深度大致相同厚度的多晶硅。因此，在制作深宽比高的沟槽时，越过多晶硅的沟槽而蚀刻硅衬底，超过设备的性能，会产生设备上的制作困难。在这样的情况下，通过使用以下的第二实施例所示的制造方法，可使深宽比高的沟槽制作变得容易。
图2表示第二实施例。图2的(a)、(b)与图1的(a)、(b)完全相同。而在图2(c)中，将形成沟槽的区域的第二膜3通过蚀刻而部分除去。其后，如图2(d)所示，作为沟槽蚀刻用掩模，将第一膜2通过蚀刻而任意地图案化。最后，将经图案化的第一膜2用作掩模，进行沟槽蚀刻，然而与图1所示的方法相比，这时第二膜的开口部大，容易在半导体衬底上做成出深宽比高的沟槽形状。如图2(e)所示，即使采用本方法，在进行沟槽蚀刻时不仅半导体衬底1，第二膜3也同时被蚀刻，如图2(f)所示，最终第二膜3全部被蚀刻，至此，由第二膜3覆盖的第一膜完全露出在表面上。如果在沟槽蚀刻时监测蚀刻室内的元素，则在图1(f)的时刻，第一膜的元素的检测量增大。因此，如果在该时刻结束蚀刻，则可构成以相应于第二膜的膜厚的沟槽蚀刻深度结束蚀刻。即使沟槽蚀刻的蚀刻速率变得不稳定，只要第二膜3的膜厚常时保持恒定，就可均匀地保持沟槽深度。
在上述实施例中，就沟槽蚀刻时的半导体衬底的蚀刻速度与第二膜的蚀刻速度设为大致相等的膜结构进行了说明，但是，通过设定使其满足下式1所示的不等式，也可做成深宽比高的沟槽结构。
(式1)
蚀刻速度(半导体衬底1)<蚀刻速度(第二膜3)<蚀刻速度(第一膜2)
诸如这样的情况：在半导体衬底1、第一膜2、第二膜3分别为硅衬底、金属膜、硅氧化淀积膜。如此一来，在图1(e)时，由于第二膜3的硅氧化淀积膜比半导体衬底1的硅衬底难于蚀刻，比起在第二膜3上利用多晶硅时，可以减薄膜厚，在半导体衬底1上形成深宽比高的沟槽结构变得容易。
但是，将第二膜3的硅氧化淀积膜图案化时，必须将比它选择比高的金属膜用作第一膜2。因此，担心沟槽内的金属污染，但是该污染可在图1(f)后除去第一膜2之后清除，即可通过用SCI(氨、过氧化氢水混合液)等清洗整个硅表面来去除金属污染部。
以上，说明了本发明的实施例，但本发明不受限于上述实施例，在不背离其要点的范围内本发明可加以变形而实施。

Claims (6)

1.一种半导体装置的制造方法，包括如下工序：
在半导体衬底上做成相对于所述半导体衬底蚀刻选择比高的第一膜；
在所述第一膜上做成相对于所述第一膜蚀刻选择比高的第二膜；
以抗蚀剂为掩模，依次蚀刻一部分区域的所述第二膜和第一膜，使所述区域的半导体衬底表面露出；以及
除去所述抗蚀剂的掩模，同时蚀刻所述第二膜和露出的所述半导体衬底表面，在检测出监测中的构成所述第一膜的元素之前，在所述半导体衬底表面上做成沟槽。
2.一种半导体装置的制造方法，包括如下工序：
在半导体衬底上做成相对于所述半导体衬底蚀刻选择比高的第一膜；
在所述第一膜上做成相对于所述第一膜蚀刻选择比高的第二膜；
对包含形成沟槽的区域的所述第二膜的一部分区域进行蚀刻；
将在所述被蚀刻的第二膜的一部分区域中露出的所述第一膜的一部分按照要形成沟槽形状进行蚀刻；以及
同时蚀刻所述第二膜和露出的所述半导体衬底表面，在所述第二膜几乎全部被蚀刻且监测中的构成所述第一膜的元素的检出量增大之前，在所述半导体衬底表面上做成沟槽。
3.如权利要求1所述的半导体装置的制造方法，其中，将所述半导体衬底设定为硅衬底，将所述第一膜设定为硅氧化膜，将所述第二膜设定为多晶硅膜或硅氮化膜。
4.如权利要求2所述的半导体装置的制造方法，其中，将所述半导体衬底设定为硅衬底，将所述第一膜设定为硅氧化膜，将所述第二膜设定为多晶硅膜或硅氮化膜。
5.如权利要求1所述的半导体装置的制造方法，其中，将所述半导体衬底设定为硅衬底，将所述第一膜设定为金属膜，将所述第二膜设定为硅氧化淀积膜。
6.如权利要求2所述的半导体装置的制造方法，其中，将所述半导体衬底设定为硅衬底，将所述第一膜设定为金属膜，将所述第二膜设定为硅氧化淀积膜。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367108A (zh) * 2012-03-31 2013-10-23 中芯国际集成电路制造(上海)有限公司 自对准双构图方法及其形成的图案
CN109755171A (zh) * 2017-11-06 2019-05-14 中芯国际集成电路制造(上海)有限公司 沟槽的形成方法和浅沟槽隔离结构的形成方法
CN110767629A (zh) * 2019-10-30 2020-02-07 中国科学院微电子研究所 用于测量不同材料的蚀刻选择比的结构及方法
WO2020062221A1 (zh) * 2018-09-30 2020-04-02 苏州晶湛半导体有限公司 一种半导体结构及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4356211A (en) * 1980-12-19 1982-10-26 International Business Machines Corporation Forming air-dielectric isolation regions in a monocrystalline silicon substrate by differential oxidation of polysilicon
JPS61232619A (ja) * 1985-04-09 1986-10-16 Matsushita Electronics Corp 半導体基板エツチング方法
JPH01231324A (ja) * 1988-03-11 1989-09-14 Hitachi Ltd エッチング終点判定方法
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
JPH0864579A (ja) * 1994-08-23 1996-03-08 Toshiba Corp 半導体装置の製造方法
US6140206A (en) * 1999-06-14 2000-10-31 Chartered Semiconductor Manufacturing Ltd. Method to form shallow trench isolation structures
US6376286B1 (en) * 1999-10-20 2002-04-23 Advanced Micro Devices, Inc. Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
KR100479600B1 (ko) * 2001-06-28 2005-04-06 주식회사 하이닉스반도체 콘택 형성 방법
KR20030025315A (ko) 2001-09-20 2003-03-29 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그 제조방법
US20030146490A1 (en) * 2002-02-07 2003-08-07 Semiconductor Components Industries, Llc. Semiconductor device and method of providing regions of low substrate capacitance
US6919259B2 (en) * 2002-10-21 2005-07-19 Taiwan Semiconductor Manufacturing Co., Ltd Method for STI etching using endpoint detection
JP2004235361A (ja) * 2003-01-29 2004-08-19 Nec Electronics Corp 半導体装置の製造方法および半導体製造装置
US7098141B1 (en) * 2003-03-03 2006-08-29 Lam Research Corporation Use of silicon containing gas for CD and profile feature enhancements of gate and shallow trench structures
KR20050019212A (ko) * 2003-08-18 2005-03-03 삼성전자주식회사 Ｓｔｉ 공정에서의 트렌치 깊이 제어 방법 및 소자 분리용트렌치 형성 방법
KR100549204B1 (ko) * 2003-10-14 2006-02-02 주식회사 리드시스템 실리콘 이방성 식각 방법
US20050101045A1 (en) * 2003-11-07 2005-05-12 Jennifer Shih Sealing openings in micro-electromechanical systems
KR100538810B1 (ko) 2003-12-29 2005-12-23 주식회사 하이닉스반도체 반도체소자의 소자분리 방법
KR100704470B1 (ko) * 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US7514277B2 (en) * 2004-09-14 2009-04-07 Tokyo Electron Limited Etching method and apparatus
US20060264054A1 (en) * 2005-04-06 2006-11-23 Gutsche Martin U Method for etching a trench in a semiconductor substrate
JP2007088168A (ja) * 2005-09-21 2007-04-05 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
US7759253B2 (en) * 2006-08-07 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method and material for forming a double exposure lithography pattern

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367108A (zh) * 2012-03-31 2013-10-23 中芯国际集成电路制造(上海)有限公司 自对准双构图方法及其形成的图案
CN103367108B (zh) * 2012-03-31 2015-10-14 中芯国际集成电路制造(上海)有限公司 自对准双构图方法及其形成的图案
CN109755171A (zh) * 2017-11-06 2019-05-14 中芯国际集成电路制造(上海)有限公司 沟槽的形成方法和浅沟槽隔离结构的形成方法
WO2020062221A1 (zh) * 2018-09-30 2020-04-02 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
CN112740417A (zh) * 2018-09-30 2021-04-30 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
US11424353B2 (en) 2018-09-30 2022-08-23 Enkris Semiconductor, Inc. Semiconductor structure and method for manufacturing the same
CN112740417B (zh) * 2018-09-30 2023-10-10 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
CN110767629A (zh) * 2019-10-30 2020-02-07 中国科学院微电子研究所 用于测量不同材料的蚀刻选择比的结构及方法

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