CN101452958B - 半导体器件 - Google Patents
半导体器件 Download PDFInfo
- Publication number
- CN101452958B CN101452958B CN2008101792657A CN200810179265A CN101452958B CN 101452958 B CN101452958 B CN 101452958B CN 2008101792657 A CN2008101792657 A CN 2008101792657A CN 200810179265 A CN200810179265 A CN 200810179265A CN 101452958 B CN101452958 B CN 101452958B
- Authority
- CN
- China
- Prior art keywords
- semiconductor device
- region
- hetero
- semiconductor
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 249
- 125000005842 heteroatom Chemical group 0.000 claims abstract description 104
- 239000012535 impurity Substances 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 25
- 230000004888 barrier function Effects 0.000 claims description 21
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 17
- 239000002772 conduction electron Substances 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000009413 insulation Methods 0.000 claims description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 230000002441 reversible effect Effects 0.000 abstract description 9
- 230000006866 deterioration Effects 0.000 abstract description 6
- 230000007774 longterm Effects 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 230000001052 transient effect Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 15
- 239000012141 concentrate Substances 0.000 description 10
- 239000010410 layer Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000002040 relaxant effect Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000010992 reflux Methods 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000001154 acute effect Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000003574 free electron Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000116 mitigating effect Effects 0.000 description 2
- 238000013517 stratification Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 150000001335 aliphatic alkanes Chemical class 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910000078 germane Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明提供一种半导体器件。将异质半导体角部区作为防止反向偏置电流集中在凸型角部的电流集中缓和区布置在异质半导体区中。由此，可以防止电流集中在凸型角部。结果，可以改善关断时的关断特性，并且还防止导通时在特定部分产生热点以抑制特定部分的劣化，由此确保了长期可靠性。另外，当半导体芯片用在L负载电路等中时，例如，在导通时或对关断状态的瞬态响应期间，在作为当出现过流或过压时的破坏耐受度的指标的例如短路阻抗负载量和雪崩阻抗量等的指标中，可以防止电流集中在特定部分，因此，可以改善这些破坏耐受度。
Description
技术领域
本发明涉及一种具有异质结界面的半导体器件。
背景技术
传统地，已知有日本特开2003-318398中公开的半导体器件。根据该半导体器件，形成N-型多晶硅区以与N+型碳化硅衬底上的包括N-型碳化硅外延区的半导体基体的一个主表面相接触。在外延区和多晶硅区之间形成异质结界面。与异质结界面邻接地，通过栅绝缘膜形成栅电极。将多晶硅区连接到源电极，并且在碳化硅衬底的下表面上形成漏电极。
当通过平行地布置多个半导体器件来构成电路时，将邻接的半导体器件的多晶硅区相互分离地布置。因此，异质结界面的端部(end)生成异质结界面的水平(level)差。结果，当在诸如关断时刻等施加反偏电压时，与其它异质结界面区相比，在生成了水平差的区出现漏电流集中。因此，作为半导体器件存在关断特性下降的问题。
本发明已经实现了解决相关技术的问题，并且本发明的一个目的是提供一种具有高的关断特性的半导体器件。
发明内容
根据本发明，与栅绝缘膜接触的异质结界面包括角部(corner)。形成电流集中缓和区。电流集中缓和区减小在角部生成的电流，使得小于在接触栅绝缘膜的其它异质结界面位置生成的电流。
附图说明
结合附图，根据如下的说明书和所附的权利要求书，本发明的典型实施例将变得更加显而易见。应当理解这些附图只描绘了典型实施例，因此不应当认为用于限制本发明范围，将通过使用附图附有特性和细节地说明本发明的典型实施例，其中：
图1是根据本发明的第一实施例的半导体器件的横截面图；
图2是根据本发明的第一实施例的半导体器件的表面图；
图3是根据本发明的第一实施例的半导体器件的横截面图；
图4是根据本发明的第二实施例的半导体器件的表面图；
图5是根据本发明的第二实施例的半导体器件的横截面图；
图6是根据本发明的第三实施例的半导体器件的表面图；
图7是根据本发明的第三实施例的半导体器件的横截面图；
图8是根据本发明的第四实施例的半导体器件的表面图；
图9是根据本发明的第四实施例的半导体器件的横截面图；
图10是根据本发明的第五实施例的半导体器件的表面图；
图11是根据本发明的第五实施例的半导体器件的横截面图；
图12是根据本发明的第六实施例的半导体器件的表面图；
图13是根据本发明的第六实施例的半导体器件的横截面图；
图14是根据本发明的第七实施例的半导体器件的横截面图；
图15是根据本发明的其它实施例的半导体器件的横截面图；
图16是根据本发明的其它实施例的半导体器件的横截面图；
图17是根据本发明的其它实施例的半导体器件的横截面图；
图18是根据本发明的其它实施例的半导体器件的横截面图；
图19是根据本发明的其它实施例的半导体器件的表面图；
图20是根据本发明的其它实施例的半导体器件的表面图；
图21是根据本发明的其它实施例的半导体器件的横截面图；
图22是根据本发明的其它实施例的半导体器件的表面图；以及
图23是根据本发明的其它实施例的半导体器件的表面图。
具体实施方式
下面将参照附图解释本发明的优选实施例。
第一实施例
参照图1到图3说明根据本发明的第一实施例的半导体器件。
结构
图1示出重复地形成根据本发明的第一实施例的半导体器件的横截面结构，并且作为一个例子，示出排列三个半导体器件的结构的情况。在第一实施例中，作为一个例子，说明了衬底材料为碳化硅的情况。根据第一实施例，如图1所示，在4H型多型碳化硅的N+型衬底区1上形成N-型漂移区2。例如，形成由N型多晶硅所形成的异质半导体区3，以接触漂移区2中与衬底区1的结表面相对的主表面。即，形成N型异质半导体区3以接触由衬底区1和漂移区2形成的N型(第一导电类型)半导体基体。通过由带隙在碳化硅和多晶硅之间不同的材料所形成的异质结来形成漂移区2和异质半导体区3之间的结部分，并且在异质结界面，存在能量势垒。
例如，形成由氧化硅膜所形成的栅绝缘膜4，以接触异质半导体区3和漂移区2之间的异质结界面。即，在异质半导体区3中布置有到达漂移区2的孔，并且在异质半导体区3的上表面、孔的侧表面和漂移区2的孔的表面上形成栅绝缘膜4。在异质半导体区3和漂移区2之间的异质结界面外侧，将与栅绝缘膜4接触的部分称为“异质结驱动端部a1”。在栅绝缘膜4上形成栅电极5。在面对异质半导体区3和漂移区2之间的异质结界面的相对表面上，通过接触孔b形成源电极6，以提供欧姆接触。在衬底区1上形成漏电极7，以提供欧姆接触。形成层间绝缘膜8，以使栅电极5和源电极6之间绝缘。
例如，由区1到8中的每个区构成的半导体器件的多个基本单元结构布置成图2中示出的表面形状，以形成半导体芯片100。在图2中，为了容易地理解图1中示出的异质结驱动端部a1的表面布置，省略了栅绝缘膜4、栅电极5、源电极6和层间绝缘膜8的说明。沿图2中A-A取得的横截面结构是在图1中示出的横截面结构。如图2所示，在第一实施例中，布置在异质半导体区3中的、用于形成栅绝缘膜4的凹槽(孔)是沿纸面的左右方向和上下方向延伸的线性形状，并且异质半导体区3的表面形状是方形单元形状。因此，异质结驱动端部a1具有凸型角部。然而，例如，在异质半导体区3的四个角部，即接触异质结驱动端部a1的凸型角部的部分，形成了由导电类型与异质半导体区3的导电类型相反并且杂质浓度小于异质半导体区3的杂质浓度的P-型多晶硅形成的异质半导体角部区10。即，在异质半导体区3中形成接触凸型角部的异质半导体角部区10，并且异质半导体角部区10构成异质结驱动端部a2，以使得异质半导体角部区10分别接触栅绝缘膜4和漂移区2，如在图3的异质半导体区3的四个角部的横截面结构中所示，其中图3示出了沿图2中B-B取得的横截面形状。
动作
接着说明动作。在第一实施例中，例如，以将源电极6接地并且对漏电极7施加正电位的方式使用半导体器件。
首先，例如，当栅电极5接地或接负电位时，保持关断状态。即，这是由在异质半导体区3及异质半导体角部区10与漂移区2之间的异质结界面形成了对于传导电子的能量势垒的事实所致。此时，在第一实施例中，在方形单元形状中的异质半导体区3的四个角部，布置了由P-型多晶硅形成的异质半导体角部区10。因此，即使在设置了凸型角部时，也不会生成大的漏电流。结果，还可以在半导体芯片100中获得在图1中示出的基本单元结构中提供的关断特性。原因在于，当布置由P型多晶硅形成的异质半导体角部区10，以形成在异质半导体区3的四个角部的异质结驱动端部a2时，可以获得两个减小漏电流的效果。第一个原因在于，异质半导体角部区10的导电类型与异质半导体区3的导电类型相反，因此，在异质半导体角部区10和漂移区2之间的异质结界面形成的对于传导电子的能量势垒形成为，高于在异质半导体区3和漂移区2之间的异质结界面形成的能量势垒。例如，当漂移区2的导电类型为N型时，在异质结界面形成的能量势垒以P+型、P-型、本征型(intrinsic)、N-型和N+型的导电类型的顺序变得更高。第二个原因在于，由于异质半导体角部区10的杂质浓度小于异质半导体区3的杂质浓度，异质半导体角部区10的阻抗大于异质半导体区3的阻抗，结果，在凸型角部的阻抗大。由于这些原因，根据第一实施例，与传统技术相比可以进一步改善关断性能。
接着，当正电位施加到栅电极5以从关断状态切换到导通状态时，在通过栅绝缘膜4施加了栅电场的异质半导体区3的异质结驱动端部a1及漂移区2的表面层部分上形成电子的积累层。结果，在异质半导体区3和漂移区2的表面层部分中，电位成为可以出现自由电子的电位，使得延伸到漂移区2侧的能量势垒变得陡峭。由此，能量势垒的厚度减小。结果，导通了电子电流。此时，在本实施例中，异质半导体角部区10布置在凸型角部中，在异质结界面形成的对于传导电子的能量势垒形成为高于其它部分，并且导通路径中的阻抗形成为大。因此，电流没有集中在凸型角部，并且在导通时所流过的电流的大部分几乎均匀地流过多个并列布置的由区1到8所形成的基本单元。结果，可以获得不容易在特定位置产生生成热的热点(hot spot)的半导体芯片100。即，与没有布置异质半导体角部区10的情况相比，即使在重复导通和关断时，也不会容易地劣化特定位置。因此，可以改善短路阻抗负载量(short resistant load amount)等破坏耐受度(breakdown tolerance)以及有关长期可靠性的性能。
接着，在第一实施例中，为了从导通状态切换到关断状态，当栅电极5再次接地时，在异质半导体区3和漂移区2之间的异质结界面形成的传导电子的积累状态解除，因此，能量势垒中的隧穿(tunneling)停止。之后，当传导电子从异质半导体区3向漂移区2的流动停止，并且保留在漂移区2中的传导电子由于流向衬底区1而耗尽时，耗尽层从异质结部分延伸到漂移区2侧，导致关断状态。
在第一实施例中，例如，还可实现源电极6接地并且负电位施加到漏电极7的反向导通(回流动作)。例如，当源电极6和栅电极5接地并且将预定的负电位施加到漏电极7时，对于传导电子的能量势垒消失并且传导电子从漂移区2侧流向异质半导体区3侧，产生反向导通状态。此时，仅通过传导电子而无需空穴注入实现导通，因此，在从反向导通状态向关断状态转换时由反向恢复电流引起的损耗也是小的。可选地，栅电极5可以用作控制电极而不接地。在反向导通(回流动作)时，在第一实施例中，电流没有集中在凸型角部。在反向导通时所流过的电流的大部分几乎均匀地流过多个并列布置的由区1到8形成的基本单元结构，因此，电流没有集中在特定部分。
因此，将异质半导体角部区10作为防止反向偏置电流集中在凸型角部的电流集中缓和区布置在异质半导体区3中，并且由此可以防止电流集中在凸型角部。结果，可以改善关断时的关断性能，并且还防止导通时在特定部分产生热点以抑制特定部分的劣化，由此确保了长期可靠性。另外，当半导体芯片100用在L负载电路等中时，例如，在导通时或对关断状态的瞬态响应期间，在作为当出现过流或过压时的破坏耐受度的指标的例如短路阻抗负载量和雪崩阻抗量(avalanche resistant amount)等的指标中，由于可以防止电流集中在特定部分，因此，可以改善这些破坏耐受度。
以异质半导体角部区10为P-型说明了第一实施例。然而，当满足能量势垒高以及阻抗大的条件之一，以使得在由异质半导体角部区10形成的异质结驱动端部a2中生成的电流小于在由基本单元的异质半导体区3形成的异质结驱动端部a1中生成的电流时，可以获得本发明的效果。例如，当在第一实施例中说明的异质半导体区3是N型时，如果满足N+型之外的、杂质浓度高于异质半导体区3的杂质浓度的条件，则至少可以显示出效果。图2举例了异质半导体角部区10的表面形状为三角形的情况。然而，只要可以接触凸型角部，异质半导体角部区的表面形状可以采用方形和扇形等任何形状。
第二实施例
参照图4、图5说明根据本发明的第二实施例的半导体器件。
结构
在第一实施例中，在异质半导体区3中形成接触凸型角部的异质半导体角部区10。然而，例如，作为本发明的第二实施例，如在图4和示出沿图4中的C-C取得的横截面结构的图5中所示的，可以在半导体芯片102中的异质半导体区3中形成接触凸型角部之外的异质结驱动端部a3的异质半导体驱动区11。即，在接触异质半导体区3中凸型角部之外的异质结驱动端部a3的部分，形成导电类型和杂质浓度中的至少一个与异质半导体区3的导电类型和杂质浓度不同的异质半导体驱动区11。在接触凸型角部的异质结驱动端部a4的部分中，形成导电类型和杂质浓度与异质半导体区3的导电类型和杂质浓度相同的异质半导体角部区12。例如，当异质半导体驱动区11是杂质浓度高于异质半导体区3的杂质浓度的N+型时，即使异质半导体角部区12的导电类型是与异质半导体区3的导电类型相同的N型，异质半导体角部区12与异质半导体驱动区11相比能量势垒更高，并且异质半导体角部区12由于杂质浓度小而阻抗更大。可以减小电流集中在凸型角部。即，可以使用在凸型角部之外的部分制作异质半导体驱动区11的方法，其中异质半导体驱动区11是防止反向偏置电流集中在凸型角部的电流集中缓和区。即使是在这样的情况下，也可以获得本发明的效果。
因此，根据第二实施例，作为电流集中缓和区，在异质半导体区3中形成接触凸型角部之外的异质结驱动端部a3的异质半导体驱动区11。在异质半导体驱动区11和漂移区2之间的异质结界面形成的对于传导电子的能量势垒低于在异质半导体角部区12(异质半导体区3)和漂移区2之间的异质结界面形成的能量势垒。为此，异质半导体驱动区11的导电类型可以与异质半导体角部区12(异质半导体区3)的导电类型相反。减小异质半导体驱动区11的阻抗，使得小于异质半导体凸型角部区12(异质半导体区3)的阻抗。为此，可以减小异质半导体驱动区11的杂质浓度，使得小于异质半导体凸型角部区12(异质半导体区3)的杂质浓度。
第三实施例
参照图6、图7说明根据本发明的第三实施例的半导体器件。
结构
如图6中所示，在第三实施例中，异质半导体区3的表面形状是方形单元形状，并且设置了异质结驱动端部a1的凸型角部。然而，例如，在漂移区2中形成由导电类型与漂移区2的导电类型相反，即P型(第二导电类型)，并且杂质浓度大于漂移区2的杂质浓度的由碳化硅制成的阱区13，以接触异质结驱动端部a1的凸型角部。即，如示出沿图6中的D-D取得的横截面结构的图7中示出的，在异质半导体区3的四个角部的横截面结构中，在漂移区2中形成阱区13以接触异质半导体区3和栅绝缘膜4，由此构成异质结驱动端部a1。即，在漂移区2中的沿图6纸面的左右方向的栅绝缘膜4的沟槽和沿纸面的上下方向的栅绝缘膜4的沟槽交叉的部分，形成阱区13，并且异质半导体区3的角部和阱区13的角部重叠在图6的纸面上。
动作
接着说明动作。在第三实施例中，例如，以将源电极6接地并且对漏电极7施加正电位的方式使用半导体器件。
首先，例如，当栅电极5接地或者接负电位时，保持关断状态。这是由于在异质半导体区3和漂移区2之间的异质结界面形成对于传导电子的能量势垒的事实所致。此时，在第三实施例中，利用阱区13覆盖异质结驱动端部a1的凸型角部(异质半导体区3的四个角部)。因此，在阱区13和漂移区2之间的结表面生成所施加的电场，并且电场不施加到凸型角部。因此，不会生成大的漏电流。即，即使在采用了半导体芯片103的结构时，也可以获得在图7中示出的基本单元所提供的关断特性。结果，在采用第三实施例的结构时，与不形成阱区13的情况相比，可以进一步改善关断特性。
其后，当将正电位施加到栅电极5以从关断状态切换到导通状态时，在通过栅绝缘膜4施加了栅电场的异质半导体区3的异质结驱动端部a1及漂移区2的表面层部分形成电子的积累层。结果，在异质半导体区3和漂移区2的表面层部分中，电位成为可以出现自由电子的电位，使得延伸到漂移区2侧的能量势垒变得陡峭。由此，能量势垒的厚度减小。结果，导通了电子电流。此时，在第三实施例中，在通过凸型角部的路径中形成PN结。因此，没有电流流过凸型角部，并且在导通时所流过的电流的大部分几乎均匀地流过多个并列布置的由区1到8形成的基本单元结构。结果，在半导体芯片103中，不容易产生在特定位置生成热的热点。即，与没有形成阱区的情况相比，即使在重复导通和关断时，也不会容易地劣化特定位置。因此，可以改善短路阻抗负载量等破坏耐受度以及有关长期可靠性的性能。在反向导通(回流动作)时，在第三实施例中，电流不通过凸型角部。在反向导通时所流过的电流的大部分几乎均匀地流过多个并列布置的由区1到8形成的基本单元结构，因此，电流不集中在特定部分。
如上所述，当以与凸型角部相接触的方式将阱区13作为防止反向偏置电流集中在凸型角部的电流集中缓和区布置在漂移区2中时，可以防止电流集中在凸型角部。结果，可以改善关断时的关断性能，并且还防止导通时在特定部分产生热点从而抑制特定部分的劣化，由此确保长期可靠性。另外，当半导体芯片103用在L负载电路等中时，例如，在导通时或对关断状态的瞬态响应期间，在作为当出现过流或过压时的破坏耐受度的指标的例如短路阻抗负载量和雪崩阻抗量等的指标中，可以防止电流集中在特定部分。因此，可以改善这些破坏耐受度。在图6中示出的阱区13的形状是方形的。然而，可以形成字母X形状的阱区。可以在阱区的预定位置设置孔。可以选择其它的形状。不论采用何种形状，只要阱区13至少接触异质结驱动端部a1的凸型角部(异质半导体区3的四个角部)，就能获得本发明的效果。
第四实施例
参照图8、图9说明根据本发明的第四实施例的半导体器件。
如在图8和示出沿图8中的E-E取得的横截面结构的图9中所示，即使在形成高阻抗区14以接触异质结驱动端部a1的凸型角部时，也可以获得类似的效果，其中，高阻抗区14是通过在漂移区2注入预定的离子而形成作为非活动区，并且高阻抗区14的导电性小于漂移区2的导电性。在本发明的第四实施例中，例如，当将硼、钒和铝等离子注入到由碳化硅形成的漂移区2中时，在漂移区2中形成阻抗远高于其它部分的阻抗的高阻抗区14。即，当将高阻抗区14作为防止反向偏置电流集中在凸型角部的电流集中缓和区布置在漂移区2，以接触异质结驱动端部a1的凸型角部(异质半导体区3的四个角部)时，可以防止电流集中在凸型角部。结果，在半导体芯片104中，可以改善关断时的关断特性，并且还防止导通时在特定部分产生热点从而抑制特定部分的劣化，由此确保长期可靠性。
第五实施例
参照图10、图11说明根据本发明的第五实施例的半导体器件。
如在图10和示出沿图10中的F-F取得的横截面结构的图11中所示，在漂移区2中形成绝缘区15a以接触异质结驱动端部a1的凸型角部。即，在半导体芯片105中，在异质半导体区3的四个角部和漂移区2之间，例如，形成由氧化硅膜所形成的绝缘区15a。由于作为防止反向偏置电流集中在凸型角部的电流集中缓和区的绝缘区15a，没有电流在异质半导体区3的四个角部和漂移区2之间流过。由此，可以避免电流集中在凸型角部，因此，可以获得本发明的效果。
第六实施例
参照图12、图13说明根据本发明的第六实施例的半导体器件。
在第三到第五实施例中，为了说明已经举例了电流集中缓和区以接触异质结驱动端部a1的凸型角部(异质半导体区3的四个角部)的方式形成在漂移区2中的情况。但是，作为本发明的第六实施例，例如，如在图12和示出沿图12中的G-G取得的横截面结构的图13中所示，即使当形成导电类型与漂移区2的导电类型相同并且杂质浓度大于漂移区2的杂质浓度的导电区16以接触凸型角部之外的异质结驱动端部a1时，也可以获得本发明的效果。即，在半导体芯片106中，以接触凸型角部之外的异质结驱动端部a1的方式形成作为防止反向偏置电流集中在凸型角部的电流集中缓和区的导电区16。由此，增加了凸型角部之外的异质结驱动端部a1中的电流的流量，而相对地减少异质结驱动端部a1的凸型角部中的电流。结果，可以减少电流集中在凸型角部中。
第七实施例
参照图14说明根据本发明的第七实施例的半导体器件。
在第五实施例，在漂移区2内形成绝缘区15a。但是，作为本发明的第七实施例，如在示出与图11中的类似的横截面结构的图14中所示，绝缘区15b可以以接触异质结驱动端部a1的凸型角部的方式形成在漂移区2上。即，在异质半导体区3的四个角部和漂移区2之间，例如，形成由氧化硅膜所形成的绝缘区15b。第七实施例的表面结构与图10中的类似。由于作为防止反向偏置电流集中在凸型角部的电流集中缓和区的绝缘区15b，没有电流在异质半导体区3的四个角部和漂移区2之间流过。由此，可以避免电流集中在凸型角部，因此，可以获得本发明的效果。
其它实施例
因此，在第一到第七实施例中，为了以能够理解的方式说明本发明的特性，使用最小的结构说明基本单元结构。然而，在本发明中，只要可以缓和关断和导通时在异质结驱动端部a1的至少一个部分所引起的电流集中，即使在添加作为半导体器件的任何结构或者将半导体器件修改为任何形状时，也可以获得类似的效果。例如，在第一到第七实施例中示出的异质半导体区3的横截面结构中，说明了异质半导体区3的侧表面，即沿图14纸面的上下方向的表面，相对于漂移区2的表面形成直角的情况。然而，异质半导体区3的侧表面可以相对于漂移区2的表面形成锐角或钝角。在第一到第七实施例中，说明了形成有栅电极5的所谓平面型而不对漂移区2钻孔的情况。然而，例如，如图15所示，可以选择对漂移区2钻孔的所谓沟槽型。
在举例说明作为基本单元的图1中，示出了由单个杂质区形成异质半导体区3的情况。然而，如图16和图17所示，可以由多个杂质区构成异质半导体区3。即，如图16中所示，当在异质半导体区3的表面形成导电类型与异质半导体区3的导电类型相同并且杂质浓度高于异质半导体区3的杂质浓度的N+型接触区17时，改善了基本单元的导通性能，并且还可以增加异质半导体区3的表面形状的中间部分和异质半导体区3的四个角部之间的阻抗差，因此，可以进一步增强凸型角部中的电流集中缓和效果。另外，如图17中所示，在与栅绝缘膜4隔开的异质半导体区3中形成导电类型与异质半导体区3的导电类型相反并且杂质浓度高于异质半导体区3的杂质浓度的P+型第二异质半导体区18，改善了基本单元的关断性能，并且同时，作为半导体芯片，可以进一步减小漏电流。
另外，在基本单元结构的漂移区2中，可以形成电流集中缓和区。即，如图18中所示，例如，阱区19可以以接触异质半导体区3的方式形成在漂移区2中。这时，例如，与第三实施例类似，在漂移区2中形成阱区13，如图19中所示。在这种情况下，在异质半导体3的各个预定部分，可以通过相同的处理来形成阱区13和19。沿图19中H-H取得的横截面结构是图18中示出的横截面形状。沿图19中D-D取得的横截面结构类似于在第三实施例中说明的图7中示出的横截面结构(同样适用于图19和图21)。由此，可以抑制电流集中在异质结驱动端部a1的凸型角部(异质半导体区3的四个角部)，并且同时，可以进一步改善基本单元中电流的关断特性。因此，可以进一步改善半导体芯片的性能。在图18和图19中，形成阱区19以接触异质半导体区3。然而，如在图20和示出沿图20中的I-I取得的横截面结构的图21中所示，可以形成阱区20以接触栅绝缘膜4。在任何结构或任何结合的形状中，除了显示出本发明的效果，还可以进一步改善关断性能。
因此，使用图1到图21中的例子说明了用于缓和与异质半导体区3的表面形状相一致地发生的电流集中的手段及由此获得的效果。当使用在第一到第七实施例中示出的结构时，例如，不但可以缓和电流集中在异质结驱动端部a1的凸型角部，还可以缓和电流集中在如图22和图23中示出的异质半导体区3的凹型角部。即，例如，形成阱区13以接触在图22中的区R1中示出的、重复地布置了方形单元形状的最外部异质半导体区3的凹型角部，以及，例如，形成阱区13以接触在图23中的区R2中示出的、条形的最外部异质结驱动端部a1的凹型角部。由此，作为异质半导体区3的表面形状，可以不使电流流过具有与其它部分的曲率或角部不同的曲率或角部的部分。
在第一到第七实施例中，作为单元形状的一个例子，为了说明示出了方形单元形状的情况。然而，只要采用六角形单元形状和圆形单元形状等异质结驱动端部a1的凸型角部或者具有凹型角部的表面布置，任何形状都可以提供本发明的效果。在第一到第七实施例中，作为凸型角部，举例了直角形状的情况。然而，即使在锐角形状和钝角形状以及进一步具有预定曲率的弯曲形状的情况下，也可以获得本发明的效果。在第一到第七实施例的每个实施例中，尽管单独地示出了用于缓和电流集中异质半导体区3的预定部分的手段，还可以组合使用这些手段。
已经说明了应用于由本发明的发明者作出的本发明的实施例。然而，本发明不限于根据这些实施例构成本发明的公开的一部分的说明和附图。例如，在第一到第七实施例中，尽管作为一个例子说明了衬底材料是碳化硅的半导体器件，衬底材料可以是氮化镓和金刚石等其它半导体材料。通过使用4H型作为多型碳化硅说明了第一到第七实施例。然而，可以选择6H和3C等其它多型。通过使用所谓的垂直结构晶体管说明了第一到第七实施例；其中，在垂直结构晶体管中，以将漂移区2夹在中间的方式彼此相对地布置漏电极7和源电极6，并且电流垂直地流过。然而，还可以选择所谓的水平结构晶体管，在水平结构晶体管中，例如，漏电极7和源电极6布置在相同的主表面上并且电流沿水平方向流过。
对于用于异质半导体区3的材料，说明了使用多晶硅的例子。然而，只要使用利用碳化硅形成异质结的材料，可以选择包括单晶硅和非晶硅(amorphous silicon)等其它硅材料、锗和硅锗烷(silicon germane)等其它半导体材料、以及6H和3C等其它多型碳化硅的任何材料。作为一个例子，通过使用N型碳化硅作为漂移区2和N型多晶硅作为异质半导体区3说明了本发明。然而，对于这些区，可以选择N型碳化硅和P型多晶硅的组合、P型碳化硅和P型多晶硅的组合以及P型碳化硅和N型多晶硅的组合中的任意一种。因此，由本领域技术人员基于这些实施例作出的所有其它的实施例、例子和操作技术等自然包括在本发明的范围中。
在此通过引用包括2007年12月4日提交的日本专利申请No.2007-313110和2008年9月30日提交的日本专利申请No.2008-255061的全部内容。
Claims (24)
1.一种半导体器件，包括：
第一导电类型的半导体基体；
异质半导体区，其具有与所述半导体基体的带隙宽度不同的带隙宽度，并且与所述半导体基体相接触以形成异质结界面；
栅电极，其通过栅绝缘膜与所述异质结界面接触；
源电极，其连接到所述异质半导体区；
漏电极，其连接到所述半导体基体；
角部，其设置在接触所述栅绝缘膜的异质结界面处；以及
电流集中缓和区，其减小在所述角部生成的电流以使所述电流小于在接触所述栅绝缘膜的其它异质结界面位置生成的电流，从而使得电流均匀地流过所述角部和所述其它异质结界面位置。
2.根据权利要求1所述的半导体器件，其特征在于，所述电流集中缓和区形成在所述异质半导体区中。
3.根据权利要求2所述的半导体器件，其特征在于，所述电流集中缓和区是所述异质半导体区中接触所述角部的角部区(10，12)。
4.根据权利要求3所述的半导体器件，其特征在于，在所述角部区(10，12)和所述半导体基体之间的异质结界面处形成的对于传导电子的能量势垒，高于在所述其它异质结界面位置形成的能量势垒。
5.根据权利要求4所述的半导体器件，其特征在于，所述异质半导体区的所述角部区(10，12)的导电类型与其它异质半导体区的导电类型相反。
6.根据权利要求3所述的半导体器件，其特征在于，所述异质半导体区的所述角部区(10，12)的阻抗大于其它异质半导体区的阻抗。
7.根据权利要求6所述的半导体器件，其特征在于，所述异质半导体区的所述角部区(10，12)的杂质浓度小于其它异质半导体区的杂质浓度。
8.根据权利要求2所述的半导体器件，其特征在于，所述电流集中缓和区是接触所述其它异质结界面位置的异质半导体区。
9.根据权利要求8所述的半导体器件，其特征在于，在接触所述其它异质结界面位置的所述异质半导体区和所述半导体基体之间的异质结界面处形成的对于传导电子的能量势垒，低于在所述异质半导体区中接触所述角部的角部区和所述半导体基体之间的异质结界面处形成的能量势垒。
10.根据权利要求9所述的半导体器件，其特征在于，接触所述其它异质结界面位置的所述异质半导体区的导电类型与所述角部处的异质半导体区的导电类型相反。
11.根据权利要求8所述的半导体器件，其特征在于，接触所述其它异质结界面位置的所述异质半导体区的阻抗小于所述角部处的异质半导体区的阻抗。
12.根据权利要求11所述的半导体器件，其特征在于，接触所述其它异质结界面位置的所述异质半导体区的杂质浓度大于所述角部处的异质半导体区的杂质浓度。
13.根据权利要求1所述的半导体器件，其特征在于，所述电流集中缓和区形成在所述半导体基体中。
14.根据权利要求13所述的半导体器件，其特征在于，所述电流集中缓和区以接触所述角部的方式形成在所述半导体基体中。
15.根据权利要求14所述的半导体器件，其特征在于，所述电流集中缓和区是第二导电类型的阱区。
16.根据权利要求14所述的半导体器件，其特征在于，所述电流集中缓和区是导电性比所述半导体基体的导电性小的高阻抗区。
17.根据权利要求14所述的半导体器件，其特征在于，所述电流集中缓和区是绝缘区。
18.根据权利要求13所述的半导体器件，其特征在于，所述电流集中缓和区以接触所述其它异质结界面位置的方式形成在所述半导体基体中。
19.根据权利要求18所述的半导体器件，其特征在于，所述电流集中缓和区是导电类型与所述半导体基体的导电类型相同并且杂质浓度比所述半导体基体的杂质浓度高的导电区。
20.根据权利要求1所述的半导体器件，其特征在于，所述电流集中缓和区形成在所述半导体基体上。
21.根据权利要求20所述的半导体器件，其特征在于，所述电流集中缓和区以接触所述角部的方式形成在所述半导体基体上。
22.根据权利要求21所述的半导体器件，其特征在于，所述电流集中缓和区是绝缘区。
23.根据权利要求1所述的半导体器件，其特征在于，所述半导体基体由碳化硅形成。
24.根据权利要求1所述的半导体器件，其特征在于，所述异质半导体区包括单晶硅、非晶硅和多晶硅中的至少一个。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007313110 | 2007-12-04 | ||
| JP2007313110 | 2007-12-04 | ||
| JP2007-313110 | 2007-12-04 | ||
| JP2008-255061 | 2008-09-30 | ||
| JP2008255061A JP5417790B2 (ja) | 2007-12-04 | 2008-09-30 | 半導体装置 |
| JP2008255061 | 2008-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101452958A CN101452958A (zh) | 2009-06-10 |
| CN101452958B true CN101452958B (zh) | 2010-12-15 |
Family
ID=40735081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101792657A Active CN101452958B (zh) | 2007-12-04 | 2008-12-04 | 半导体器件 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP5417790B2 (zh) |
| KR (1) | KR101014985B1 (zh) |
| CN (1) | CN101452958B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112103346B (zh) * | 2020-10-22 | 2024-04-19 | 东南大学 | 一种高击穿电压的沟槽功率器件及其制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106558A (ja) * | 1993-10-04 | 1995-04-21 | Toshiba Corp | 半導体装置 |
| JP3620513B2 (ja) * | 2002-04-26 | 2005-02-16 | 日産自動車株式会社 | 炭化珪素半導体装置 |
| JP3975992B2 (ja) | 2003-09-24 | 2007-09-12 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| JP2006093545A (ja) * | 2004-09-27 | 2006-04-06 | Nissan Motor Co Ltd | 半導体装置 |
| JP4736386B2 (ja) * | 2004-09-28 | 2011-07-27 | 日産自動車株式会社 | 半導体装置の製造方法 |
| JP4996848B2 (ja) * | 2005-11-30 | 2012-08-08 | 株式会社東芝 | 半導体装置 |
| JP5017877B2 (ja) | 2006-02-09 | 2012-09-05 | 日産自動車株式会社 | 半導体装置 |
| JP5194380B2 (ja) * | 2006-04-28 | 2013-05-08 | 日産自動車株式会社 | 半導体装置 |
-
2008
- 2008-09-30 JP JP2008255061A patent/JP5417790B2/ja active Active
- 2008-12-04 KR KR1020080122347A patent/KR101014985B1/ko active IP Right Grant
- 2008-12-04 CN CN2008101792657A patent/CN101452958B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090058470A (ko) | 2009-06-09 |
| JP2009158920A (ja) | 2009-07-16 |
| KR101014985B1 (ko) | 2011-02-16 |
| CN101452958A (zh) | 2009-06-10 |
| JP5417790B2 (ja) | 2014-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101536194B (zh) | 包括整流结分流器的功率开关半导体器件 | |
| JP4066946B2 (ja) | 半導体装置 | |
| JP5636254B2 (ja) | 半導体装置 | |
| US9786778B1 (en) | Semiconductor device | |
| US20150187877A1 (en) | Power semiconductor device | |
| CN103441148A (zh) | 一种集成肖特基二极管的槽栅vdmos器件 | |
| CN102804385A (zh) | 半导体器件 | |
| CN102723363B (zh) | 一种vdmos器件及其制作方法 | |
| US9502402B2 (en) | Semiconductor device | |
| JP5482701B2 (ja) | 半導体素子 | |
| CN109524458B (zh) | 半导体装置 | |
| JP7158317B2 (ja) | 半導体装置 | |
| CN101452958B (zh) | 半导体器件 | |
| CN116169166A (zh) | 逆导型igbt器件的背面栅结构 | |
| US7071503B2 (en) | Semiconductor structure with a switch element and an edge element | |
| EP2860761A1 (en) | Semiconductor device | |
| CN207409500U (zh) | 一种半导体器件 | |
| JP4802430B2 (ja) | 半導体素子 | |
| US7902555B2 (en) | Semiconductor device | |
| KR101949514B1 (ko) | 전력 반도체 소자 | |
| GB2607291A (en) | Semiconductor device and method for designing thereof | |
| CN118281081A (zh) | 一种mps二极管元胞结构、版图结构以及制作方法 | |
| CN101207123B (zh) | 半导体器件 | |
| CN114220864A (zh) | 一种mosfet器件的元胞结构 | |
| CN117832279A (zh) | 一种增加jfet区源极接触的屏蔽型埋沟u槽sic mosfet结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |