CN101419968A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体装置及其制造方法，通过埋入绝缘膜上面规定区域的导电膜和贯通该导电膜并向绝缘膜突出而埋入的金属配线，构成MIM电容器的下部电极。

Description

半导体装置及其制造方法
技术领域
本发明涉及包含MIM(Metal-Insulator-Metal)电容器的半导体装置及其制造方法，该MIM电容器为金属-绝缘膜-金属结构的电容元件，在两层金属层间夹有电介质膜。
背景技术
近年来，模拟器件与CMOS逻辑器件的单片化研究不断开展，CMOS逻辑器件的微细化也逐年推进。当MOS晶体管的栅长为约0.1μm以下时，需要进一步减小配线电阻。因此，使用低电阻材料Cu(铜)作为金属配线材料，将大马士革工艺(ダマシンプロセス)进行实用化，作为金属配线的形成方法。
随着模拟器件与CMOS逻辑器件的单片化和Cu配线的应用，搭载于模拟器件的MIM电容器的结构出现种种问题。而且，在通过大马士革工艺形成的MIM电容器的电极中，也出现由大马士革工艺引起的问题。这里所说的问题可以举出由凹陷(デイツシング)、侵蚀(エロ—ジヨン)现象引起的MIM电容器下部电极的平坦性恶化。
在以通过大马士革工艺形成的Cu配线作为电极的模拟器件的MIM电容器中，如现有例1(日本公开专利文献：特开2001-237375号)所示，特别是为了解决大马士革工艺中产生的电极的凹陷问题，提出了采用梳状电极的方法。
在现有的大马士革工艺中，为了减小形成下部电极时产生的电极的寄生电阻而扩大使金属配线密度增大的区域。但是，这样做会产生侵蚀，并出现MIM电容器的电容值偏差的问题。
下面说明CMP(Chemical Mechanical Polishing)处理中的侵蚀现象。将上层设置了Cu，下层设置了Cu以及Cu与导电膜的界面的构造物通过CMP处理进行研磨时，进行Cu研磨，当研磨面到达下层(Cu、导电膜界面)时，虽然Cu的研磨还在进行(这是由于Cu的研磨速率比导电膜快引起的)，但是导电膜的研磨几乎停止。研磨速率的差异也被列举为产生这种研磨状态的原因，但镀Cu膜的覆盖形状作为主要原因被指出。这可以参考前述现有例1的图12。
有选择地进行Cu研磨的结果是，作为Cu配线的Cu下陷，产生与导电膜部的阶差。一旦产生阶差，由于与下陷的Cu配线相邻的导电膜部局部受到高压力，这部分导电膜部的研磨因机械作用而恢复，根据情况，研磨也可能达到衬底的绝缘膜。另一方面，Cu配线没有中断地继续通过化学作用被研磨。由于这种反复，密集的Cu配线产生下陷。这种现象就是侵蚀。
金属配线密度越高，侵蚀就越严重，这是因为金属配线密度高会导致多数Cu配线下陷，在该区域内以低密度存在的导电膜部受到高压力，从而形成更大的下陷。
现有例2(J.M.Steigerwald.et al.“Pattern geometry effects in thechemical-mechanical polishing of inlaid copper structures”，J.Electrochem.Soc.，141：10，2842-2848，Oct.1994.)中示出了侵蚀量(纳米(nm))与图案密度(％)的关系。该关系如图20所示。根据图20，例如，在200微米(μm)见方的大面积区域中配置金属配线时，要使所希望的寄生电阻为100毫欧(mΩ)以下，则需要设置：
·金属配线电阻宽度2μm；
·金属配线密度80％以上。
然而，如图20所示，金属配线宽度5μm而金属配线密度80％时的侵蚀量超过280nm。因此，设想在使用氮化硅膜作为导电膜部的基础上获得所希望的电容值(例如：2飞法/平方毫米(fF/mm2))的MIM电容膜，则该MIM电容膜需要30nm的配线膜厚。但是，若在产生超过280nm的侵蚀的状态下确保30nm的配线膜厚，则该配线结构会产生9倍以上的大的阶差。同样地，设想在使用氧化钽膜作为导电膜部的基础上获得所希望的电容值(例如：2fF/mm2)的MIM电容膜，则该MIM电容膜需要50nm的配线膜厚。若在产生超过280nm的侵蚀的状态下确保50nm的配线膜厚，则该配线结构会产生5倍以上的大的阶差。此外，在电容值的偏差中会加入电容膜厚的偏差10％和形成电容的有效表面积的增大部分5％左右。
由上可知，在现有的方法中，扩大使金属配线密度增大的区域，则侵蚀量显著，所以实现所希望的电容值偏差(例如：10％左右)极为困难。另外，由图21(示出现有例2的各金属配线宽度时的凹陷量(nm)与图案密度(％)的关系)显然可知，将金属配线设为2μm的目的是使金属配线产生的下陷极小。就是说，2μm的金属配线是指，凹陷量20nm左右，在使用氮化硅膜时能将膜厚控制在30nm以下，在使用氧化钽膜时能将膜厚控制在50nm以下的金属配线宽度。另外，若将200μm见方的大面积区域直接作为Cu配线，则凹陷量为520nm，这种状态下的阶差最大。因此，无法使用具有200μm见方的大面积区域的Cu配线作为MIM电容的电极。
发明内容
有鉴于此，本发明的主要目的在于确保下部电极的平坦性并防止电容值的偏差。
为了达到上述目的，本发明的特征在于，通过埋入绝缘膜上面规定区域的导电膜，以及贯通该导电膜并向绝缘膜突出而埋入的金属配线，构成MIM电容器的下部电极。
即，本发明的半导体装置包括半导体衬底和MIM电容器，
所述MIM电容器包括：
第一绝缘膜，设置在所述半导体衬底上；
第一导电膜，由比所述第一绝缘膜的研磨速度慢的材料构成，埋入配置在所述第一绝缘膜的规定区域；
多条沟，贯通所述第一导电膜并到达所述第一绝缘膜；
金属配线，以与所述第一导电膜相接触的状态填充所述沟中的每一条；
电介质膜，设置在所述金属配线和所述第一导电膜之上；和
第二导电膜，设置在所述电介质膜上，
由所述金属配线和所述第一导电膜构成所述MIM电容器的下部电极，
由所述电介质膜构成所述MIM电容器的电介质层，
由所述第二导电膜构成所述MIM电容器的上部电极。
此外，优选所述第一导电膜的表面和所述金属配线的表面配置在延长所述第一绝缘膜表面的面上。
此外，优选所述第一导电膜由比所述第一绝缘膜的蚀刻选择比高的材料构成。
此外，优选所述第一绝缘膜包括下层的绝缘膜和上层的绝缘膜；
所述第一导电膜设置在所述下层的绝缘膜的所述规定区域上；
所述上层的绝缘膜设置在所述下层的绝缘膜的所述规定区域以外的区域上。
此外，优选所述第一绝缘膜和所述第一导电膜之上进一步设置有第二绝缘膜；
所述第二绝缘膜在所述金属配线上具有开口；
所述电介质膜和所述第二导电膜设置在所述开口内。
此外，优选所述电介质膜由氮化硅或氧化钽构成。
此外，优选所述第一导电膜由含有TaN或TiN的氮化金属构成。
此外，优选所述金属配线以铜或铜合金为主要成分。
此外，优选所述第二绝缘膜由氮化硅或氮氧化硅构成。
根据本发明的半导体装置，在多条金属配线密集的高密度金属配线配置区域的部位，形成比第一绝缘膜的研磨速度慢的第一导电膜，所以通过CMP处理研磨去除金属膜时，能够减小因侵蚀产生的第一导电膜下陷的深度。因此，能够获得MIM电容器的下部电极具有不依赖金属配线密集度的平坦的上面的半导体装置。
另外，在高密度金属配线配置区域的部位，形成比第一绝缘膜的蚀刻选择比高的第一导电膜，所以金属配线与第一导电膜之间产生的阶差减小。因此，能够使第一绝缘膜的表面与第一导电膜的表面平坦化。据此，能够获得MIM电容器的下部电极具有不依赖金属配线密集度的平坦的上面的结构，且能够减小以下部电极的平坦性恶化为主要原因所引起的电容值偏差。
另外，本发明的半导体装置的制造方法是包含MIM电容器的半导体装置的制造方法，包括：
在半导体衬底上形成第一绝缘膜的工序；
在所述第一绝缘膜的规定区域埋入第一导电膜的工序；
形成贯通所述第一导电膜并到达所述第一绝缘膜的多条沟的工序；
通过CMP处理，以与所述第一导电膜相接触的状态在所述沟中的每一条埋入金属配线的工序；
在所述金属配线和所述第一导电膜之上形成电介质膜的工序；和
在所述电介质膜上形成第二导电膜的工序，
在所述埋入第一导电膜的工序中，将所述CMP处理的研磨速度比所述第一绝缘膜慢的所述第一导电膜埋入所述规定区域，
由所述金属配线和所述第一导电膜构成所述MIM电容器的下部电极，
由所述电介质膜构成所述MIM电容器的电介质层，
由所述第二导电膜构成所述MIM电容器的上部电极。
此外，优选在所述埋入第一导电膜的工序中包括：
在所述第一绝缘膜的所述规定区域形成凹部的工序；
在包括所述凹部的所述第一绝缘膜上形成所述第一导电膜的工序；和
将所述第一导电膜留在所述凹部内并通过CMP处理研磨去除的工序。
此外，优选在所述形成第一绝缘膜的工序中，在所述半导体衬底上形成下层的绝缘膜；
所述埋入第一导电膜的工序包括：
在所述下层的绝缘膜的所述规定区域形成所述第一导电膜的工序；
在包括所述第一导电膜的所述下层的绝缘膜上形成上层的绝缘膜的工序；和
通过CMP处理将所述上层的绝缘膜研磨去除至所述第一导电膜露出的位置的工序，
所述第一绝缘膜由所述下层的绝缘膜和所述上层的绝缘膜构成。
此外，优选在所述埋入金属配线的工序与所述形成电介质膜的工序之间进一步包括：
在所述第一绝缘膜上和所述第一导电膜上形成第二绝缘膜的工序；和
在所述金属配线上的所述第二绝缘膜形成开口的工序，
在所述形成电介质膜的工序中，在所述开口内有选择地形成所述电介质膜，
在所述形成第二导电膜的工序中，在所述开口内有选择地形成所述第二导电膜。
此外，优选在所述埋入第一导电膜的工序中，埋入比所述第一绝缘膜的蚀刻选择比高的所述第一导电膜。
此外，优选在所述埋入金属配线的工序中包括：在包括所述沟的所述第一导电膜和所述第一绝缘膜之上形成所述金属配线的工序；和
将所述金属配线留在所述凹部内并通过CMP处理研磨去除的工序。
此外，优选在所述研磨去除金属配线的工序中，对因研磨而露出的所述第一绝缘膜和所述第一导电膜按规定量整面研磨。
根据本发明的半导体装置的制造方法，在多条金属配线密集的高密度金属配线配置区域的部位，形成比第一绝缘膜的研磨速度慢的第一导电膜，所以在通过CMP处理研磨去除金属膜时，能够减小因侵蚀产生的第一导电膜下陷的深度。因此，能够获得MIM电容器的下部电极具有不依赖金属配线密集度的平坦的上面的电极结构。
另外，在高密度金属配线配置区域的部位，形成比第一绝缘膜的蚀刻选择比高的第一导电膜，所以金属配线与第一导电膜之间产生的阶差减小。因此，能够使第一绝缘膜的表面与第一导电膜的表面平坦化。据此，能够获得MIM电容器的下部电极具有不依赖金属配线密集度的平坦的上面的电极结构。
而且，因为第一导电膜的研磨速度比第一绝缘膜慢，所以在通过CMP处理对露出的第一绝缘膜和第一导电膜按规定量整面研磨时，能够消除因侵蚀产生的第一导电膜的下陷，使第一绝缘膜的表面与第一导电膜的表面平坦化。据此，能够减小以下部电极的平坦性恶化为主要原因的电容值偏差。
此外，在上述半导体装置的制造方法中，在作为下部电极的金属配线上和第一导电膜上形成第二绝缘膜，通过蚀刻在金属配线和第一导电膜上形成第二绝缘膜的开口时，第二绝缘膜与金属配线的蚀刻选择比以及第二绝缘膜与第一导电膜的蚀刻选择比优选为100以上。
根据本发明的半导体装置及其制造方法，为了抑制CMP处理的侵蚀和凹陷，在分割形成作为MIM电容器下部电极的金属配线后，在分割的金属配线间配置导电膜。因而，能够充分确保作为MIM电容器下部电极发挥作用的区域。因此，能够在保持电容值的同时不依赖于下部电极尺寸而确保平坦性，能够实现高品位的MIM电容器。
本发明的半导体装置及其制造方法能够以Cu配线构成MIM电容而不会导致MIM电容值偏差的增大，能够多利用于模拟器件与微细化推进的CMOS逻辑器件的单片化中。
附图说明
本发明的其他目的通过理解下文描述的实施方式就会明白，并将明示在所附的权利要求书中。并且，本说明书中没有提及的众多益处，应该是本领域技术人员在实施本发明之后能够想到的。
图1是示出本发明第一实施方式的半导体装置的截面图；
图2是示出本发明第一实施方式的半导体装置的制造工序的截面图；
图3是示出本发明第一实施方式的半导体装置的制造工序的截面图；
图4是示出本发明第一实施方式的半导体装置的制造工序的截面图；
图5是示出本发明第一实施方式的半导体装置的制造工序的截面图；
图6是示出本发明第一实施方式的半导体装置的制造工序的截面图；
图7是示出本发明第一实施方式的半导体装置的制造工序的截面图；
图8是示出本发明第一实施方式的半导体装置的制造工序的截面图；
图9是示出本发明第一实施方式的半导体装置的制造工序的截面图；
图10是示出本发明第一实施方式的半导体装置的制造工序的截面图；
图11是示出本发明第二实施方式的半导体装置的截面图；
图12是示出本发明第二实施方式的半导体装置的制造工序的截面图；
图13是示出本发明第二实施方式的半导体装置的制造工序的截面图；
图14是示出本发明第二实施方式的半导体装置的制造工序的截面图；
图15是示出本发明第二实施方式的半导体装置的制造工序的截面图；
图16是示出本发明第二实施方式的半导体装置的制造工序的截面图；
图17是示出本发明第二实施方式的半导体装置的制造工序的截面图；
图18是示出本发明第二实施方式的半导体装置的制造工序的截面图；
图19是示出本发明第二实施方式的半导体装置的制造工序的截面图；
图20是示出现有例2的侵蚀量与金属配线密度间关系的图；
图21是示出现有例2的凹陷量与金属配线密度间关系的图。
具体实施方式
以下参考附图对本发明的实施方式进行说明。
(第一实施方式)
参考图1～图10对本发明第一实施方式的半导体装置及其制造方法进行说明。图1是本发明第一实施方式的半导体装置的截面图，该半导体装置具有以通过CMP处理形成的多条金属配线作为下部电极的MIM电容器。
第一实施方式的半导体装置包括：半导体衬底1、第一绝缘膜2、凹部3、第一导电膜4、第一沟5a、第二沟5b、第一金属配线8a、第二金属配线8b、第二绝缘膜9、开口10、电介质膜11、第二导电膜12和第三金属配线13。
第一绝缘膜2由硅氧化膜构成，在半导体衬底1上形成。凹部3是通过将第一绝缘膜2去除至规定的深度而形成。第一导电膜4以填充凹部3的状态形成。第一导电膜4的表面与第一绝缘膜2的表面变得平坦。第一沟5a是通过将第一绝缘膜2蚀刻至规定的深度而形成。第二沟5b由多条沟组成，这多条沟是通过在凹部3的配置位置贯通第一导电膜4将第一绝缘膜2蚀刻至规定的深度而形成。在包括本实施方式在内的各实施方式中，第二沟5b构成权利要求中的多条沟。第一金属配线8a由埋入第一沟5a的第一金属膜7a构成。第二金属配线8b由埋入第二沟5b的第二金属膜7b构成。在包括本实施方式在内的各实施方式中，第二金属配线8b构成权利要求中的金属配线。第一导电膜4的表面和第二金属配线8b的表面配置在延长第一绝缘膜2的表面的面上。第一导电膜4和第二金属配线8b成为MIM电容器的下部电极。第二绝缘膜9在第一金属配线8a和第二金属配线8b之上形成。开口10是通过从第二绝缘膜9的一部分穿入至第一绝缘膜2而形成。开口10在第一导电膜4和第二金属配线8b的配置位置形成。在开口10中，电介质膜11在第一导电膜4和第二金属配线8b之上与所述膜4、8b相接触而形成。第二导电膜12在电介质膜11之上形成。在开口10的配置位置，第三金属配线13在电介质膜11上形成。第二导电膜12成为MIM电容器的上部电极。此外，图1中的符号14是在多条金属配线密集的状态下形成的高密度金属配线配置区域，15是在金属配线散开而不密集的状态下形成的低密度金属配线配置区域。
第一导电膜4由含有TaN的氮化金属膜构成，第一金属膜7a和第二金属膜7b由以铜或铜合金为主要成分的铜膜构成。第二绝缘膜9由氮化硅膜构成。电介质膜11由氮化硅膜或氧化钽膜构成。第二导电膜12由TaN膜构成。
此外，在即将把第一金属膜7a和第二金属膜7b分别埋入第一沟5a和第二沟5b之前，也有将第三导电膜6a和第四导电膜6b分别埋入第一沟5a和第二沟5b的情况。第三导电膜6a和第四导电膜6b由Ta/TaN的层压膜构成。
第一导电膜(TaN膜)4与第一绝缘膜(硅氧化膜)2相比，CMP处理的研磨速度慢。因此，第一绝缘膜2的表面与第一导电膜4(形成有多条第二金属配线8b)的表面通过CMP处理被平坦化。
在第二金属配线8b和第一导电膜4的上方，在第二绝缘膜9形成开口10时，第二金属配线8b与第一导电膜4之间产生阶差。但是，第一导电膜(TaN膜)4比第一绝缘膜(硅氧化膜)2的蚀刻选择比高，因此上述阶差被减小。
图2～图10是示出第一实施方式的半导体装置的制造工序的截面图。首先，在图2所示的工序中，在半导体衬底1上形成由膜厚1000nm的硅氧化膜构成的第一绝缘膜2。然后，利用光刻技术和干法蚀刻技术，第一绝缘膜2被蚀刻至规定的深度，形成例如深度200nm左右的凹部3。凹部3形成在高密度金属配线配置区域14。此时，凹部3的大小设置为可包含密集形成的多条第二金属配线8b。此外，在高密度金属配线配置区域14以外的低密度金属配线配置区域15，不形成金属配线，或者即使形成金属配线，在金属配线上也不形成MIM电容器。
接着，在图3所示的工序中，在包括凹部3的第一绝缘膜2上的整面上，以400nm左右的膜厚形成与第一绝缘膜2相比CMP处理的研磨速度慢且蚀刻选择比高的导电层4’。示例TaN作为导电层4’。然后，通过CMP处理研磨去除导电层4’，从而，厚度200nm左右的第一导电膜4被埋入凹部3内而形成。此时，使第一绝缘膜2的表面与第一导电膜4的表面平坦而形成第一导电膜4。在该研磨处理中，例如，使用硅胶的酸性浆作为CMP砥粒，设置研磨转数270rpm、研磨加压3psi、浆流量100cc/min作为研磨条件，进行研磨终点检测。当使用TEOS作为第一绝缘膜2时，上述条件下的研磨量选择比为TEOS:TaN＝100:1左右。
接着，在图4所示的工序中，通过蚀刻，在第一绝缘膜2和第一导电膜4形成第一沟5a和第二沟5b。第一沟5a、第二沟5b例如被穿入800nm(第一沟5a)、600nm(第二沟5b)左右。第一沟5a是用于在低密度金属配线配置区域15中形成互相散开而不密集的状态的金属配线的沟，以向低密度金属配线配置区域15的第一绝缘膜2穿入800nm左右的状态形成。第二沟5b是用于在高密度金属配线配置区域14中形成密集状态的金属配线的沟，以贯通高密度金属配线配置区域14的第一导电膜4进而向衬底的第一绝缘膜2穿入400nm左右的状态形成。如此，第一沟5a比第二沟5b形成得更深(t部分)。
接着，在图5所示的工序中，在包括第一沟5a、第二沟5b的第一绝缘膜2和第一导电膜4上的整面形成厚度30nm的导电膜6。示例由Ta和TaN构成的导电膜作为导电膜6。形成导电膜6后，在导电膜6上以900nm左右的厚度堆积以铜或铜合金为主要成分的金属膜7。
接着，在图6所示的工序中，通过CMP处理研磨去除金属膜7和导电膜6。进而，对因该研磨处理而露出的第一绝缘膜2和第一导电膜4按规定的厚度整面研磨。此时的研磨量，例如按第一导电膜4的厚度为50nm左右。据此，第一绝缘膜2与第一导电膜4被平坦化。在该研磨处理中，例如，使用硅胶的酸性浆作为CMP砥粒，设置研磨转数270rpm、研磨加压3psi、浆流量100cc/min作为研磨条件，进行研磨终点检测。当使用TEOS作为第一绝缘膜2时，上述条件下的研磨量选择比为TEOS:TaN＝100:1左右。
由此，在第一沟5a内形成第一金属配线8a(由第三导电膜6a和第一金属膜7a构成)，在第二沟5b内形成第二金属配线8b(由第四导电膜6b和第二金属膜7b构成)。第一导电膜4和第二金属配线8b成为MIM电容器的下部电极。
其中，如作为本工序平面图的图7所示，多条第二金属配线8b以梯子形状形成，并与第一导电膜4成为一体而构成MIM电容器的下部电极。此外，梯子形状是指包括图7中上下相互平行对向配置的对向配线部以及连接对向配线部的多个配线架桥部的形状。但是，第二金属配线8b不限于梯子形状，还可以形成其他的网格形状等。
接着，在图8所示的工序中，在堆积200nm由氮化硅膜构成的第二绝缘膜9之后，通过光刻技术和干法蚀刻技术，在第二绝缘膜9形成开口10。开口10在第二金属配线8b露出的位置形成。开口10的开口大小设置为使埋入凹部3形成的第一导电膜4的周缘被开口缘端9a覆盖。
接着，在图9所示的工序中，在第二绝缘膜9上，顺序堆积由氮化硅膜构成的膜厚30nm的电介质膜11和由TaN膜构成的膜厚170nm的第二导电膜12后，通过光刻技术和干法蚀刻技术，有选择地去除电介质膜11和第二导电膜12而留下所希望的部位。有选择地留下的电介质膜11和第二导电膜12配置在开口10内且覆盖第二金属配线8b的位置。第二导电膜12成为MIM电容器的上部电极。
接着，在图10所示的工序中，在第二导电膜12上，通过双大马士革工艺(デユアルダマシンプロセス)形成由Cu构成的第三金属配线13。以下详细说明第三金属配线13的形成方法。
在第二绝缘膜9和第二导电膜12之上堆积第四绝缘膜17后，通过对堆积的第四绝缘膜17进行蚀刻而形成沟17a。沟17a位于开口10的上方，具有到达第二导电膜12的深度。沟17a是用于形成密集的多条金属配线的沟。接着，在包括沟17a的第四绝缘膜17的整面形成厚度30nm的导电膜18’。示例由Ta和TaN构成的导电膜作为导电膜18’。形成导电膜18’后，在导电膜18’上以900nm左右的厚度堆积由铜或铜合金构成的金属膜19’。图10中省略了导电膜18’和金属膜19’的图示。接着，除了位于沟17a内的金属膜19’和导电膜18’以外，第四绝缘膜17上的金属膜19’和导电膜18’都通过CMP处理被研磨去除。以下将研磨处理后残存的金属膜19’和导电膜18’称为金属膜19和导电膜18。图10中示出了金属膜19和导电膜18。
进而，对因该研磨处理而露出的第四绝缘膜17按规定的厚度整面研磨。据此，第四绝缘膜17被平坦化，在沟17a内形成第三金属配线(由导电膜18和金属膜19构成)13。
此外，在第一实施方式中，使用硅氧化膜作为第一绝缘膜2，使用TaN作为第一导电膜4，但第一绝缘膜2和第一导电膜4并不限定于这些材料，只要两者能维持第一导电膜4的研磨速度比第一绝缘膜2的研磨速度慢，且第一导电膜4的蚀刻选择比比第一绝缘膜2的蚀刻选择比高的设置，则可以选定任何材料。例如，当选择FSG膜作为第一绝缘膜2时，可以选择比FSG膜的研磨速度慢且蚀刻选择比高的TaN膜作为第一导电膜4。另外，第一导电膜4可由含有TiN的氮化金属膜构成，第二绝缘膜9可由氮氧化硅膜构成。
根据第一实施方式的半导体装置及其制造方法，在密集形成多条第二金属配线8b的高密度金属配线配置区域14，形成比第一绝缘膜2的研磨速度慢的第一导电膜4。因此，在通过CMP处理研磨去除金属膜7和导电膜6时，因侵蚀产生的第一导电膜4的下陷的深度减小。即，第一导电膜4露出时，因为第一导电膜4的研磨速度比第一绝缘膜2慢，所以研磨几乎停止。由于在高密度金属配线配置区域14中高密度地形成有金属配线，因而能够基本抑制在第一导电膜4之间形成的金属膜7的研磨的进行。其结果是能够抑制第二金属膜7b和第一导电膜4产生下陷，抑制第一绝缘膜2(特别是边缘部)的研磨的进行。因而，抑制侵蚀的产生，第一绝缘膜2的表面与第二金属配线8b的表面被平坦化(图6的工序)。
另外，在密集形成多条金属配线的高密度金属配线配置区域14，形成有比第一绝缘膜2的蚀刻选择比高的第一导电膜4，所以在第二绝缘膜9形成开口10时，第二金属配线8b与第一导电膜4之间产生的阶差减小，第一绝缘膜2的表面与第一导电膜4的表面被平坦化。据此，能够获得具有不依赖金属配线密集度的平坦的上面结构的MIM电容器的下部电极(参考图8的工序)。
而且，因为第一导电膜4的研磨速度比第一绝缘膜2慢，所以通过CMP处理按规定量整面研磨第一绝缘膜2和第一导电膜4时，因侵蚀产生的第一导电膜4的下陷消失，第一绝缘膜2的表面与第一导电膜4的表面被平坦化(参考图6的工序)。因此，以下部电极的平坦性恶化为主要原因所引起的电容值偏差减小。
(第二实施方式)
下面根据图11至图19对本发明第二实施方式的半导体装置及其制造方法进行说明。图11是本发明第二实施方式的半导体装置的截面图，该半导体装置具有以通过CMP处理形成的多条金属配线作为下部电极的MIM电容器。
第二实施方式的半导体装置包括：半导体衬底1、第一绝缘膜2、第一导电膜4、第三绝缘膜16、第一沟5a、第二沟5b、第一金属配线8a、第二金属配线8b、第二绝缘膜9、开口10、电介质膜11、第二导电膜12和第三金属配线13。
第一绝缘膜2由硅氧化膜构成，在半导体衬底1上形成。第一绝缘膜2为下层的绝缘膜。第一导电膜4在第一绝缘膜2的规定区域上形成。第三绝缘膜16由硅氧化膜构成，在第一绝缘膜2上的规定区域以外的其他区域上形成。第三绝缘膜16与第一导电膜4相接触而形成。第三绝缘膜16为上层的绝缘膜。第一沟5a是通过将第三绝缘膜16蚀刻至规定的深度而形成。第二沟5b由多条沟构成，这多条沟是通过在第一导电膜4的配置位置贯通第一导电膜4将第一绝缘膜2蚀刻至规定的深度而形成。第一金属配线8a由埋入第一沟5a内的第一金属膜7a构成。第二金属配线8b由分别埋入第二沟5b内的第二金属膜7b构成。第一导电膜4的表面和第二金属配线8b的表面配置在延长第一绝缘膜2的表面的面上。第一导电膜4和第二金属配线8b成为MIM电容器的下部电极。第二绝缘膜9在第一金属配线8a和第二金属配线8b之上形成。开口10从第二绝缘膜9的一部分穿入至第一绝缘膜2而形成。开口10在第一导电膜4和第二金属配线8b的配置位置形成。在开口10中，电介质膜11在第一导电膜4和第二金属配线8b之上与所述膜4、8b相接触而形成。第二导电膜12在电介质膜11之上形成。在开口10的配置位置，第三金属配线13在电介质膜11上形成。第三金属配线13成为MIM电容器的上部电极。此外，图11中的符号14是密集形成多条金属配线的高密度金属配线配置区域，15是金属配线不密集的低密度金属配线配置区域。
第一导电膜4由含有TaN的氮化金属膜构成，第一金属膜7a和第二金属膜7b由以铜或铜合金为主要成分的铜膜构成，第二绝缘膜9由氮化硅膜构成，电介质膜11由氮化硅膜或氧化钽膜构成，第二导电膜12由TaN膜构成。
此外，在即将把第一金属膜7a和第二金属膜7b分别埋入第一沟5a和第二沟5b之前，也有将第三导电膜6a和第四导电膜6b分别埋入第一沟5a和第二沟5b的情况。第三导电膜6a和第四导电膜6b由Ta/TaN的层压膜构成。
第一导电膜4(TaN膜)与第三绝缘膜(硅氧化膜)16相比，CMP处理的研磨速度慢。因此，第三绝缘膜16的表面与第一导电膜4(形成有多条第二金属配线8b)的表面通过CMP处理被平坦化。
在第二金属配线8b和第一导电膜4的上方，在第二绝缘膜9形成开口10时，第二金属配线8b与第一导电膜4之间产生阶差。但是，第一导电膜(TaN膜)4比第三绝缘膜(硅氧化膜)16的蚀刻选择比高，因此，上述阶差被减小。
图12～图19是示出第二实施方式的半导体装置的制造工序的截面图。首先，在图12所示的工序中，在半导体衬底1上形成由膜厚800nm的硅氧化膜构成的第一绝缘膜2。然后，在第一绝缘膜2上形成由膜厚200nm的TaN膜构成的第一导电膜4’。进而，利用光刻技术和干法蚀刻技术使第一导电膜4’形成图案。在形成图案的处理中，高密度金属配线配置区域14中的第一导电膜4’被有选择地留下后，除此以外的区域(包括低密度金属配线配置区域15)中的第一导电膜4’被去除。以下将形成图案的第一导电膜称为第一导电膜4。第一导电膜4以高密度金属配线配置区域14可包含的大小(面积)形成。
接着，在图13所示的工序中，在包括第一导电膜4的第一绝缘膜2上的整面以膜厚500nm左右形成第三绝缘膜16’。第三绝缘膜16’由与第一导电膜4相比CMP处理的研磨速度快且蚀刻选择比低的硅氧化膜构成。然后，通过CMP处理研磨去除第三绝缘膜16’。第三绝缘膜16’的研磨去除进行至第一导电膜4的表面露出为止。据此，在未形成第一导电膜4的第一绝缘膜2上的整面上，以与第一导电膜4相接触的状态残存厚度200nm左右的第三绝缘膜16’。以下，将残存的第三绝缘膜16’称为第三绝缘膜16。通过研磨去除第三绝缘膜16’，第一导电膜4的表面与第三绝缘膜16的表面变得平坦。在该研磨去除处理(CMP)处理中，例如，使用硅胶的酸性浆作为CMP砥粒，设置研磨转数270rpm、研磨加压3psi、浆流量100cc/min作为研磨条件后，进行研磨终点检测。当使用TEOS作为第一绝缘膜2时，上述研磨条件下的研磨量选择比为TEOS:TaN＝100:1左右。
此外，低密度金属配线配置区域15(未形成第一导电膜4)是不形成金属配线，或者，即使形成金属配线也不形成MIM电容的区域。
接着，在图14所示的工序中，通过蚀刻，在第一绝缘膜2、第一导电膜4以及第三绝缘膜16上形成第一沟5a、第二沟5b。第一沟5a、第二沟5b例如分别被穿入深度800nm(第一沟5a)和600nm(第二沟5b)左右。第一沟5a是用于在低密度金属配线配置区域15中形成散开状态(不密集)的金属配线的沟，以贯通低密度金属配线配置区域15的第三绝缘膜16(膜厚200nm)，进而向衬底的第一绝缘膜2穿入600nm左右的状态形成。另外，第二沟5b是用于在高密度金属配线配置区域14中形成密集状态的多条金属配线的沟，以贯通高密度金属配线配置区域14的第一导电膜4(膜厚200nm)，进而向衬底的第一绝缘膜2穿入400nm左右的状态形成。如此，第一沟5a比第二沟5b形成得更深(t部分)。
接着，在图15所示的工序中，在包括沟5的第一导电膜4和第三绝缘膜16上的整面形成厚度30nm的导电膜6。示例由Ta和TaN构成的导电膜作为导电膜6。形成导电膜6后，在导电膜6上以900nm左右的厚度堆积以铜或铜合金为主要成分的金属膜7。
接着，在图16所示的工序中，通过CMP处理研磨去除金属膜7和导电膜6。进而，对因该研磨处理而露出的第一导电膜4和第三绝缘膜16按规定的厚度整面研磨。此时的研磨量例如按第一导电膜4的厚度为50nm左右。据此，第一导电膜4与第三绝缘膜16被平坦化。在该研磨处理中，例如，使用硅胶的酸性浆作为CMP砥粒，设置研磨转数270rpm、研磨加压3psi、浆流量100cc/min作为研磨条件，进行研磨终点检测。当使用TEOS作为第一绝缘膜2时，上述条件下的研磨量选择比为TEOS:TaN＝100:1左右。
由此，在第一沟5a内形成第一金属配线8a(由第三导电膜6a和第一金属膜7a构成)，在第二沟5b内形成第二金属配线8b(由第四导电膜6b和第二金属膜7b构成)。第一导电膜4和第二金属配线8b成为MIM电容器的下部电极。
接着，在图17所示的工序中，在堆积200nm由氮化硅膜构成的第二绝缘膜9后，通过光刻技术和干法蚀刻技术，在第二绝缘膜9形成开口10。开口10在第二金属配线8b露出的位置形成。开口10的开口大小设置为第一导电膜4的周缘被开口缘端9a覆盖。
接着，在图18所示的工序中，在第二绝缘膜9上，顺序堆积由氮化硅膜构成的膜厚30nm的电介质膜11和由TaN膜构成的膜厚170nm的第二导电膜12后，通过光刻技术和干法蚀刻技术，有选择地去除电介质膜11和第二导电膜12而留下所希望的部位。电介质膜11和第二导电膜12被有选择地留下的所希望的部位配置在开口10内且覆盖第二金属配线8b的位置。第二导电膜12成为MIM电容器的上部电极。
接着，在图19所示的工序中，在第二导电膜12上，通过双大马士革工艺形成由Cu构成的第三金属配线13。以下详细说明第三金属配线13的形成方法。
在第二绝缘膜9和第二导电膜12之上堆积第四绝缘膜17后，通过蚀刻堆积的第四绝缘膜17而形成沟17a。沟17a位于开口10的上方，具有到达第二导电膜12的深度。沟17a是用于形成密集的多条金属配线的沟。接着，在包括沟17a的第四绝缘膜17的整面形成厚度30nm的导电膜18’。示例由Ta和TaN构成的导电膜作为导电膜18’。形成导电膜18’后，在导电膜18’上以900nm左右的厚度堆积由铜或铜合金构成的金属膜19’。图19中省略了导电膜18’和金属膜19’的图示。接着，除了位于沟17a内的金属膜19’和导电膜18’以外，第四绝缘膜17上的金属膜19’和导电膜18’通过CMP处理被研磨去除。以下将研磨处理后残存的金属膜19’和导电膜18’称为金属膜19和导电膜18。图19中示出了金属膜19和导电膜18。
进而，对因该研磨处理而露出的第四绝缘膜17按规定的厚度整面研磨。据此，第四绝缘膜17被平坦化，在沟17a内形成第三金属配线(由导电膜18和金属膜19构成)13。
此外，在第二实施方式中，使用硅氧化膜作为第三绝缘膜16，使用TaN作为第一导电膜4，但第三绝缘膜16和第一导电膜4并不限定于这些材料，只要两者能维持第一导电膜4的研磨速度比第三绝缘膜16的研磨速度慢，且第一导电膜4的蚀刻选择比比第三绝缘膜16的蚀刻选择比高的设置，则可以选定任何材料。例如，当选择FSG膜作为第三绝缘膜16时，可以选择比FSG膜研磨速度慢且蚀刻选择比高的TaN膜作为第一导电膜4。另外，第一导电膜4可由含有TiN的氮化金属膜构成，第二绝缘膜9可由氮氧化硅膜构成。
根据第二实施方式的半导体装置及其制造方法，在密集形成多条第二金属配线8b的高密度金属配线配置区域14，形成比第三绝缘膜16的研磨速度慢的第一导电膜4。因此，在通过CMP处理研磨去除金属膜7和导电膜6时，因侵蚀产生的第一导电膜4的下陷的深度减小。即，第一导电膜4露出时，因为第一导电膜4的研磨速度比第三绝缘膜16慢，所以研磨几乎停止。由于在高密度金属配线配置区域14中高密度地形成有金属配线，因而能够基本抑制在第一导电膜4之间形成的金属膜7的研磨的进行。其结果是能够抑制第二金属配线8b和第一导电膜4产生下陷，抑制第三绝缘膜16(特别是边缘部)的研磨的进行。因而，抑制侵蚀的产生，第三绝缘膜16的表面与第一导电膜4的表面被平坦化(图16的工序)。
另外，在密集形成多条金属配线的高密度金属配线配置区域14，形成比第三绝缘膜16的蚀刻选择比高的第一导电膜4，所以在第二绝缘膜9形成开口10时，第二金属配线8b与第一导电膜4之间产生的阶差减小，第三绝缘膜16的表面与第一导电膜4的表面被平坦化。据此，能够获得具有不依赖金属配线密集度的平坦的上面结构的MIM电容器的下部电极结构(图17的工序)。
进而，因为第一导电膜4的研磨速度比第三绝缘膜16慢，所以在通过CMP处理按规定量整面研磨第三绝缘膜16和第一导电膜4时，因侵蚀产生的第一导电膜4的下陷消失，第三绝缘膜16的表面与第一导电膜4的表面被平坦化(图16的工序)。因此，以下部电极的平坦化恶化为主要原因所引起的电容值偏差减小。
以上对本发明就其最优选的具体例子进行了详细描述，而有关其优选实施方式的各部分的组合和排列，可以在不违反后面所请求的本发明的精神和保护范围的前提下进行各种变更。

Claims (16)

1、一种半导体装置，包括半导体衬底和MIM电容器，
所述MIM电容器包括：
第一绝缘膜，设置在所述半导体衬底上；
第一导电膜，由比所述第一绝缘膜的研磨速度慢的材料构成，埋入配置在所述第一绝缘膜的规定区域；
多条沟，贯通所述第一导电膜并到达所述第一绝缘膜；
金属配线，以与所述第一导电膜相接触的状态填充所述沟中的每一条；
电介质膜，设置在所述金属配线和所述第一导电膜之上；和
第二导电膜，设置在所述电介质膜上，
由所述金属配线和所述第一导电膜构成所述MIM电容器的下部电极，
由所述电介质膜构成所述MIM电容器的电介质层，
由所述第二导电膜构成所述MIM电容器的上部电极。
2、根据权利要求1所述的半导体装置，其中，所述第一导电膜的表面和所述金属配线的表面配置在延长所述第一绝缘膜表面的面上。
3、根据权利要求1所述的半导体装置，其中，所述第一导电膜由比所述第一绝缘膜的蚀刻选择比高的材料构成。
4、根据权利要求1所述的半导体装置，其中，所述第一绝缘膜包括下层的绝缘膜和上层的绝缘膜；
所述第一导电膜设置在所述下层的绝缘膜的所述规定区域上；
所述上层的绝缘膜设置在所述下层的绝缘膜的所述规定区域以外的区域上。
5、根据权利要求1所述的半导体装置，其中，所述第一绝缘膜和所述第一导电膜之上进一步设置有第二绝缘膜；
所述第二绝缘膜在所述金属配线上具有开口；
所述电介质膜和所述第二导电膜设置在所述开口内。
6、根据权利要求1所述的半导体装置，其中，所述电介质膜由氮化硅或氧化钽构成。
7、根据权利要求1所述的半导体装置，其中，所述第一导电膜由含有TaN或TiN的氮化金属构成。
8、根据权利要求1所述的半导体装置，其中，所述金属配线以铜或铜合金为主要成分。
9、根据权利要求5所述的半导体装置，其中，所述第二绝缘膜由氮化硅或氮氧化硅构成。
10、一种半导体装置的制造方法，该半导体装置包括MIM电容器，该半导体装置的制造方法包括：
在半导体衬底上形成第一绝缘膜的工序；
在所述第一绝缘膜的规定区域埋入第一导电膜的工序；
形成贯通所述第一导电膜并到达所述第一绝缘膜的多条沟的工序；
通过CMP处理，以与所述第一导电膜相接触的状态在所述沟中的每一条埋入金属配线的工序；
在所述金属配线和所述第一导电膜之上形成电介质膜的工序；和
在所述电介质膜上形成第二导电膜的工序，
在所述埋入第一导电膜的工序中，将所述CMP处理的研磨速度比所述第一绝缘膜慢的所述第一导电膜埋入所述规定区域，
由所述金属配线和所述第一导电膜构成所述MIM电容器的下部电极，
由所述电介质膜构成所述MIM电容器的电介质层，
由所述第二导电膜构成所述MIM电容器的上部电极。
11、根据权利要求10所述的半导体装置的制造方法，其中，所述埋入第一导电膜的工序包括：
在所述第一绝缘膜的所述规定区域形成凹部的工序；
在包括所述凹部的所述第一绝缘膜上形成所述第一导电膜的工序；和
将所述第一导电膜留在所述凹部内并通过CMP处理研磨去除的工序。
12、根据权利要求10所述的半导体装置的制造方法，其中，在所述形成第一绝缘膜的工序中，在所述半导体衬底上形成下层的绝缘膜；
所述埋入第一导电膜的工序包括：
在所述下层的绝缘膜的所述规定区域形成所述第一导电膜的工序；
在包括所述第一导电膜的所述下层的绝缘膜上形成上层的绝缘膜的工序；和
通过CMP处理将所述上层的绝缘膜研磨去除至所述第一导电膜露出的位置的工序，
所述第一绝缘膜由所述下层的绝缘膜和所述上层的绝缘膜构成。
13、根据权利要求10所述的半导体装置的制造方法，其中，在所述埋入金属配线的工序与所述形成电介质膜的工序之间进一步包括：
在所述第一绝缘膜上和所述第一导电膜上形成第二绝缘膜的工序；和
在所述金属配线上的所述第二绝缘膜形成开口的工序，
在所述形成电介质膜的工序中，在所述开口内有选择地形成所述电介质膜；
在所述形成第二导电膜的工序中，在所述开口内有选择地形成所述第二导电膜。
14、根据权利要求13所述的半导体装置的制造方法，其中，在所述埋入第一导电膜的工序中，埋入比所述第一绝缘膜的蚀刻选择比高的所述第一导电膜。
15、根据权利要求10所述的半导体装置的制造方法，其中，所述埋入金属配线的工序包括：
在包括所述沟的所述第一导电膜和所述第一绝缘膜之上形成所述金属配线的工序；和
将所述金属配线留在所述凹部内并通过CMP处理研磨去除的工序。
16、根据权利要求15所述的半导体装置的制造方法，其中，在所述研磨去除金属配线的工序中，对因研磨而露出的所述第一绝缘膜和所述第一导电膜按规定量整面研磨。
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Open date: 20090429