CN101414484A - 非易失性存储装置 - Google Patents

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CN101414484A CNA2008102130201A CN200810213020A CN101414484A CN 101414484 A CN101414484 A CN 101414484A CN A2008102130201 A CNA2008102130201 A CN A2008102130201A CN 200810213020 A CN200810213020 A CN 200810213020A CN 101414484 A CN101414484 A CN 101414484A
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Abstract

提供一种非易失性存储装置。所述非易失性存储装置可包括至少一串、与所述至少一串相应至少一条位线和/或感测晶体管。所述至少一串可包括串联的多个存储单元晶体管。感测晶体管可包括被配置为感测相应位线的电压的栅极。感测晶体管的阈值电压可高于通过从被施加以读取所述相应位线的电压减去给定电压所获得的电压，其中，所述相应位线被连接到所述多个存储单元晶体管中将被读取的存储单元晶体管。

Description

非易失性存储装置
技术领域
示例性实施例涉及一种非易失性存储装置，例如，涉及一种包括具有较高阈值电压的感测晶体管的非易失性存储装置。
背景技术
即使没有向能够电擦除和编程的非易失性存储装置提供电源，所述非易失性存储装置也可存储数据。非易失性存储装置可以是闪存。
闪存是使用电荷存储来存储数据的装置。形成闪存的每个存储单元由包括控制栅极、电荷存储层、源极和漏极的单元晶体管构成。闪存调整电荷存储层中存储的电荷量，以改变存储单元上写的数据的值。
如果电荷被注入到单元晶体管的电荷存储层中，则单元晶体管的阈值电压增加。如果从单元晶体管的电荷存储层擦除电荷，则单元晶体管的阈值电压降低。
电荷存储层具有负电荷并且单元晶体管的阈值电压为负(例如，负数)的状态被称为擦除状态。电荷被注入到电荷存储层中并且单元晶体管的阈值电压大于0的状态被称为编程状态。
发明内容
示例性实施例提供一种包括具有较高阈值电压的感测晶体管的非易失性存储装置。
根据示例性实施例，非易失性存储装置可包括至少一串、与所述至少一串相应至少一条位线和/或感测晶体管。所述至少一串可包括串联的多个存储单元晶体管。感测晶体管可包括被配置为感测相应位线的电压的栅极。感测晶体管的阈值电压可以高于通过从被施加以读取所述相应位线的电压减去给定电压所获得的电压，其中，所述相应位线被连接到所述多个存储单元晶体管中将被读取的存储单元晶体管。
根据示例性实施例，所述至少一串可以包括栅极被连接到串选择线的串选择晶体管和/或栅极被连接到相应位线的地选择晶体管。所述多个存储单元晶体管的栅极可以被连接到所述相应字线。
根据示例性实施例，非易失性存储装置还可包括：用于对位线预充电的预充电晶体管。预充电晶体管可包括PMOS晶体管，地电压可被施加到预充电晶体管的栅极以对位线预充电。
感测晶体管可被包括在页缓冲器中。
附图说明
从下面结合附图对示例性实施例的详细描述，以上和/或其他方面和优点将变得更清楚，并更容易理解，其中：
图1是解释在包括多个存储单元晶体管的至少一串中的编程处理的电路图；
图2是解释在包括多个存储单元晶体管的至少一串中的读取处理的电路图；
图3是示出根据示例性实施例的非易失性存储装置的感测电路的电路图；
图4A和图4B是分别示出在图1和图2的非易失性存储装置中的位线的示例性电压和示例性电流的示例性曲线图；
图5A和图5B是解释图3的预充电晶体管的操作的示图。
具体实施方式
现在将参照附图更全面地描述示例性实施例。然而，实施例可以是许多不同的形式，并且不应该被解释为限于这里阐述的示例性实施例。此外，提供这些示例性实施例，以使本公开将是彻底的和完整的，并将范围全面地传达给本领域的技术人员。在附图中，为了清晰，可夸大区和层的厚度。
将明白，当部件被称为“在另一部件上”、“连接到”或“结合到”另一部件时，所述部件可直接在其他部件上接通、连接到或结合到其他部件，或者可存在中间部件。相反，当部件被称为“直接在另一部件上”、“直接连接到”或“直接结合到”另一部件时，不存在中间部件。这里所使用的术语“和/或”包括有关列出的项的一个或多个的任何和所有组合。
将明白，尽管这里可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，但这些术语不应该限制这些元件、部件、区、层和/或部分。这些术语只用于将元件、部件、区、层或部分与另一元件、部件、区、层或部分区分开。因此，在不脱离示例性实施例的教导的情况下，下面讨论的第一元件、部件、区、层或部分可被称为第二元件、部件、区、层或部分。
这里，为便于描述，可使用空间相对术语(例如，“之下”、“下面”、“较低”、“之上”、“上部”等)来描述在附图中示出的一个部件或特征与另一部件或特征的关系。将明白，空间上相对术语想要包括除了附图中描述的方位之外的使用或操作中的装置的不同方位。
这里所使用的术语仅为了描述特定示例性实施例的目的，而不是为了限制。这里描述的单数形式想要包括复数形式，除非上下文另外明确指示不包括复数形式。还将明白，在本说明书中使用的“包括”指定陈述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件和/或部件的存在或添加。
除非另外限定，否则这里使用的所有术语(包括技术术语和科学术语)具有与示例性实施例所属领域的一个普通技术人员通常理解的意思相同的意思。还将明白，术语(例如，那些在通用词典中定义的术语)应该被解释为具有与它们在相关领域的上下文中的意思一致的意思，而不对其进行理想地或过度正式地解释，除非这里进行了特别地限定。
现在将对示例性实施例进行阐述，所述示例性实施例在附图中示出，其中，相同的标号始终表示相同的部件。
图1-2示出两个串S1和S2。然而，串的数量2仅是为了便于描述的示例，串的数量不限于在示例性实施例中两个。串S1可包括连接在串选择晶体管TSS1和地选择晶体管TGS1之间的多个存储单元晶体管TM1_1至TMn_1。可将串选择晶体管TSS1和地选择晶体管TGS1分别连接到第一源区和漏区D1和D3。可将串选择晶体管TSS1的栅极连接到串选择线SSL。例如，可通过栅极选择线GSL1将地选择晶体管TGS1的栅极连接到位线BL1。可将共源极线CSL连接到第一源区和漏区D3。类似地，串S2可包括在串选择晶体管TSS2和地选择晶体管TGS2之间连接的多个存储单元晶体管TM1_2至TMn_2。可将串选择晶体管TSS2和地选择晶体管TGS2分别连接到第一源区和漏区D2和D4。可将串选择晶体管TSS2的栅极连接到串选择线SSL。例如，可通过栅极选择线GSL2将地选择晶体管TGS2的栅极连接到位线BL2。可将共源线CSL连接到第一源区和漏区D4。可将字线WL1至WLn连接到第一串S1的存储单元晶体管TM1_1至TMn_1的栅极和第二串S2的存储单元晶体管TM1_2至TMn_2的栅极。
图1是解释在包括多个存储单元晶体管的至少一串中的编程处理的电路图。
以下，存储单元晶体管TM2_1可以是将被编程的存储单元晶体管。
为了对存储单元晶体管TM2_1编程，可将第一电压Vcc施加到位线BL1，所述位线BL1连接到包括存储单元晶体管TM2_1的串S1。从串S1中包括的存储单元晶体管TM1_1至TMn_1中，可将编程电压Vpgm施加到存储单元晶体管TM2_1的控制栅极，和/或可将通过电压施加到剩余存储单元晶体管TM1_1和TM3_1至TMn_1的控制栅极。通过电压Vpass可以是用于导通存储单元晶体管的电压，编程电压Vpgm可以是用于将电荷注入到存储单元晶体管的电荷存储层中的电压。编程电压Vpgm可高于通过电压Vpass。可通过连接到存储单元晶体管TM1_1至TMn_1的控制栅极的字线WL1-WLn施加编程电压Vpgm和通过电压Vpass。
可将地电压施加到连接到串S2的位线BL2，以防止对串S2的存储单元晶体管TM1_2至TMn_2编程。
图2是解释包括多个存储单元晶体管的至少一串的读取处理的电路图。
以下，存储单元晶体管TM2_1可以是将被读取的存储单元晶体管。
为了对存储单元晶体管TM2_1执行读取处理，可将第一电压Vcc施加到位线BL1，可将读取电压Vread施加到存储单元晶体管TM2_1的控制栅极，和/或可将通过电压Vpass施加到剩余存储单元晶体管TM1_1和TM3_1至TMn_1的控制栅极。
施加到存储单元晶体管TM2_1的控制栅极的读取电压Vread可高于擦除状态下的存储单元晶体管的阈值电压，并低于编程状态下的存储单元晶体管的阈值电压。如果存储单元晶体管TM2_1处于擦除状态，则读取电压Vread可高于将被读取的存储单元晶体管TM2_1的阈值电压。因此，如果在擦除状态下将读取电压Vread施加到存储单元晶体管TM2_1，则存储单元晶体管TM2_1可导通，电流可流过将被读取的存储单元晶体管TM2_1。另一方面，如果存储单元晶体管TM2_1处于编程状态，则读取电压Vread可低于将被读取的存储单元晶体管TM2_1的阈值电压。因此，如果在编程状态下将读取电压Vread施加到存储单元晶体管TM2_1，则存储单元晶体管TM2_1可截止或轻微导通，从而电流可不流过存储单元晶体管TM2_1，或者相对少量的电流可流过存储单元晶体管TM2_1。例如，存储单元晶体管轻微导通可表示将被读取的存储单元晶体管TM2_1比将被读取的存储单元晶体管TM2_1在擦除状态下略少地导通。可流过将被读取的存储单元晶体管TM2_1的较少量的电流可以是比将被读取的存储单元晶体管TM2_1在擦除状态下的电流量少的电流。
施加到其余存储单元晶体管TM1_1和TM3_1至TMn_1的控制栅极的通过电压Vpass可以是例如最小电压(不管存储单元晶体管TM1_1和TM3_1至TMn_1的状态，使电流流过存储单元晶体管TM1_1和TM3_1至TMn_1的电压)的电压。例如，不管存储单元晶体管TM1_1和TM3_1至TMn_1处于擦除状态还是编程状态，通过电压Vpass可高于存储单元晶体管TM1_1和TM3_1至TMn_1的阈值电压。因此，如果将通过电压Vpass施加到存储单元晶体管TM1_1和TM3_1至TMn_1的控制栅极，则存储单元晶体管TM1_1和TM3_1至TMn_1可导通，电流可流过存储单元晶体管TM1_1和TM3_1至TMn_1。
如果通过将第一电压Vcc施加到位线BL1并将通过电压Vpass施加到与其余存储单元晶体管TM1_1和TM3_1至TMn_1相应的字线WL1和WL3至WLn，存储单元晶体管TM1_1和TM3_1至TMn_1导通，并且将读取电压Vread施加到将被读取的存储单元晶体管TM2_1，则在将被读取的存储单元晶体管TM2_1处于擦除状态的条件下，电流可流过存储单元晶体管TM1_1至TMn_1。因此，位线BL1可被放电，位线BL1的电压可不保持在第一电压Vcc，从而减小至接近0V。另一方面，如果将被读取的存储单元晶体管TM2_1处于编程状态，则电流可不流过存储单元晶体管TM1_1至TMn_1，或者相对少量的电流可流过存储单元晶体管TM1_1至TMn_1。因此，位线BL1可不被放电，或者仅被轻微放电，从而位线BL1的电压可保持在第一电压Vcc，或者从第一电压Vcc稍微降低。
因此，在将第一电压Vcc施加到位线BL1并将读取电压Vread和通过电压Vpass施加到存储单元晶体管TM1_1至TMn_1之后，可测量位线BL1的电压，以确定将被读取的存储单元晶体管TM2_1是处于擦除状态还是处于编程状态。
然而，将位线BL1连接到图2的串S1中的地选择晶体管TGS1的控制栅极。因此，因为将被读取的存储单元晶体管TM2_1处于擦除状态，从而电流流过存储单元晶体管TM1_1至TMn_1，位线BL1的电压开始降低，所以施加到地选择晶体管TGS1的控制栅极的电压可开始降低。因此，地选择晶体管TGS1导通的程度可减小，并且流过存储单元晶体管TM1_1至TMn_1的电流量可减小。因此，位线BL1的电压可不再进一步降低，可如期望的那样饱和，或者，可以是预定的电压电平。期望的电压电平或预定的电压电平可高于0V。
同样地，如果将被读取的存储单元晶体管TM2_1处于擦除状态，则在位线BL1不被连接到地选择晶体管TGS1的控制栅极的结构中的位线BL1的电压降低至接近0V。然而，在位线LB1被连接到地选择晶体管TGS1的控制栅极的结构中位线BL1的电压可不降低至接近0V。
如果将被读取的存储单元晶体管TM2_1处于编程状态，则不管位线BL1是否被连接到地选择晶体管TGS1的控制栅极，位线BL1的电压在初始阶段都可保持在被施加到位线BL1的第一电压Vcc。
图4A是示出在图1和图2中非易失性存储装置中的位线的电压的改变的示例性示图。
在图4A中，如果在位线BL1被连接到地选择晶体管TGS1的控制栅极的结构中将被读取的存储单元晶体管TM2_1处于擦除状态，则位线BL1的电压减小大约200mV(如A1所示)，或者位线BL1的电压减小大约300mV(如A2所示)。尽管未在图4A中示出，但如果在位线BL1没有被连接到地选择晶体管TGS1的控制栅极的结构中将被读取的存储单元晶体管TM2_1处于擦除状态，则在位线BL1中可发生大于大约300mV的压降。
图4B是示出在图1和图2中非易失性存储装置中的位线的电流的改变的示图。
在图4B中，如果在位线BL1被连接到地选择晶体管TGS1的控制栅极的结构中将被读取的存储单元晶体管TM2_1处于擦除状态，则大约1.4uA的电流流过位线BL1(如B1所示)，或者大约4.5uA的电流流过位线BL1(如B2所示)。
图3是示出根据示例性实施例的非易失性存储装置的感测电路的电路图。
参照图3，感测电路300可确定将被读取的存储单元晶体管TM2_1是处于擦除状态还是处于编程状态。感测电路300可包括感测晶体管360，所述感测晶体管360的栅极接收位线BL1和BL2的电压。
感测晶体管360可具有较高的阈值电压。在位线BL1被连接到地选择晶体管TGS1的控制栅极的结构(例如，如图1和图2所示)中可通过使用图3的感测晶体管360来识别根据将被读取的存储单元晶体管TM2_1的状态的位线BL1的电压。
例如，在位线BL1被连接到地选择晶体管TGS1的控制栅极的结构中，如果将被读取的存储单元晶体管TM2_1处于擦除状态，则位线BL1的电压不减小接近0V；如果将被读取的存储单元晶体管TM2_1处于编程状态，则将被读取的存储单元晶体管TM2_1的电压可保持在第一电压Vcc。如果其栅极接收位线BL1的电压的感测晶体管360具有较高的阈值电压，则在位线的电压不减小为接近0V的条件下，感测晶体管360可截止。然而，如果位线BL1的电压保持在第一电压Vcc，则感测晶体管360可导通。例如，如果将被读取的存储单元晶体管TM2_1处于擦除状态，则感测晶体管360可截止；如果将被读取的存储单元晶体管TM2_1处于编程状态，则感测晶体管360可导通。
另一方面，如果感测晶体管360具有较低的阈值电压，则因为位线的电压不减小到0V，所以感测晶体管360可导通，而不管在位线BL1被连接到地选择晶体管TGS1的控制栅极的结构中将被读取的存储单元晶体管TM2_1的状态。因此，如果感测晶体管360具有较低的阈值电压，则在位线BL1被连接到地选择晶体管TGS1的控制栅极的结构中，通过使用图3的感测晶体管360会不识别根据将被读取的存储单元晶体管TM2_1的状态的位线BL1的电压。
感测晶体管360的阈值电压可低于被施加到连接到将被读取的存储单元晶体管的读取位线的电压，并可高于通过从施加到读取位线的电压中减去期望或者预定电压所获得的电压。例如，所述期望或预定电压可具有这样的电压电平：在位线BL1被连接到选择晶体管TGS1的控制栅极的结构中，所述电压电平一直下降，直到所述读取位线的电压饱和，其中，所述读取位线被连接到在擦除状态下将被读取的存储单元晶体管。例如，通过从施加到读取位线的电压中减去期望或预定电压所获得的电压可具有读取位线的饱和电压电平。在上面参照图2描述了读取位线的饱和电压电平。
参照图3，非易失性存储装置还可包括位线选择电路310、预充电晶体管370、锁存电路330、主检验电路352和/或主数据输入电路340。预充电晶体管370可以是PMOS晶体管。位线选择电路310可从多个位线中选择一条位线，并将所选择的位线连接到感测电路300的其他元件。位线选择电路310可包括四个晶体管312、314、316和318。预充电晶体管370可将选择的位线预充电至期望或预定电压(例如，第一电压Vcc)。稍后将参照图5A和5B来描述预充电晶体管370。可将晶体管316和318的第一端连接到与晶体管324串联的晶体管322的第一端，和/或可将晶体管324的第一端连接到预充电晶体管370的第一端以及晶体管326的第一端，其中，预充电晶体管370被连接到感测晶体管的栅极，晶体管326被连接到锁存电路330。
锁存电路330可包括两个反相器。锁存电路330可锁存通过选择的位线传输的电压。主检验电路352可根据从锁存电路330接收的电压电平产生检验信号。可将检验信号传输到第二检验电路354。主数据输入电路340可包括两个晶体管342和344。可将晶体管342的第一端连接到锁存电路330，并可将晶体管342的第二端连接到感测晶体管的第一端。可将晶体管344的第一端连接到锁存电路330，并可将晶体管344的第二端连接到感测晶体管的第一端。图3的感测电路可被包括在非易失性存储装置的页缓冲器中。
晶体管362可被包括在感测晶体管360和地之间，晶体管346可被包括在感测晶体管360的第一端和地之间。
再次参照图1和图2，可通过在半导体基底上掺杂杂质来形成第一源区和漏区D1-D4。例如，如果半导体基底具有第一导电类型，则可用与第一导电类型相对的第二导电类型的杂质掺杂第一源区和漏区D1-D4。因此，第一源区和漏区D1-D4可与半导体基底形成二极管结。
可以仅在置于晶体管的外部的半导体基底上形成第一源区和漏区D1-D4。因此，可以不在置于存储单元晶体管TM1_1至TMn_1之间、存储单元晶体管TMn_1和串选择晶体管TSS1之间、和/或存储单元晶体管TM1_1和地选择晶体管TGS1之间的半导体基底上形成第一源区和漏区D1-D4。
可在没有形成第一源区和漏区D1-D4的区上形成第二源区和漏区。例如，可在置于存储单元晶体管TM1_1至TMn_1之间的半导体基底上形成第二源区和漏区。可通过由于施加到存储单元晶体管TM1_1至TMn_1的控制栅极的电压引起的边缘电场(fringe field)来形成第二源区和漏区。因此，通过场效应形成的第二源区和漏区可区别于通过杂质掺杂形成的第一源区和漏区。
可根据非易失性存储装置的操作模式有选择地形成第二源区和漏区。例如，可在非易失性存储装置的编程或读取模式下形成第二源区和漏区，并可以不在剩余的模式下形成第二源区和漏区。第二源区和漏区可以是通过场效应形成的反型层(inversion layer)，并可与沟道类似。
图5A是示出将地电压施加到图3的预充电晶体管的控制栅极的示图。
参照图5A，将地电压施加到预充电晶体管370的控制栅极，并将第一电压Vcc施加到预充电晶体管370的第二端。因为将地电压施加到预充电晶体管370的控制栅极，所以预充电晶体管370可完全导通，从而施加到预充电晶体管370的第二端的第一电压Vcc可被传输到预充电晶体管370的第一端。因此，可将位线预充电至第一电压Vcc。
图5B是示出将高于地电压的偏置电压施加到图3的预充电晶体管的控制栅极的示图。
参照图5B，如果将高于地电压的偏置电压施加到预充电晶体管370的控制栅极，则预充电晶体管370可不完全导通，施加到预充电晶体管370的第二端的第一电压Vcc可不被传输到第一电压Vcc的第一端。因此，位线可不被预充电至第一电压Vcc。在图5B中，第一电压Vcc降低到0.7V。
根据示例性实施例的非易失性存储装置可通过使用具有较高阈值电压的感测晶体管来感测位线的电压。因此，非易失性存储装置可更准确地识别在地选择线和位线彼此连接的串结构中存储单元晶体管的编程状态。
尽管在本说明书和附图中显示和描述了示例性实施例，但是本领域的技术人员将理解，在不脱离示出的和/或描述的示例性实施例的原理和精神的情况下，可对所述示例性实施例做出改变。

Claims (19)

1、一种非易失性存储装置，包括：
至少一串，包括串联的多个存储单元晶体管；
至少一条位线，与所述至少一串相应；
感测晶体管，包括被配置以感测相应位线的电压的栅极，其中，如果所述相应位线被读取，则感测晶体管的阈值电压高于所述相应位线的饱和电压。
2、如权利要求1所述的非易失性存储装置，其中，如果所述相应位线被读取，则阈值电压低于被施加以读取所述相应位线的电压，并高于所述相应位线的饱和电压，其中，所述相应位线被连接到所述多个存储单元晶体管中将被读取的存储单元晶体管。
3、如权利要求1所述的非易失性存储装置，其中，感测晶体管的阈值电压高于通过从被施加以读取所述相应位线的电压减去给定电压所获得的电压，其中，所述相应位线被连接到所述多个存储单元晶体管中将被读取的存储单元晶体管。
4、如权利要求1所述的非易失性存储装置，其中，
如果将被读取的存储单元晶体管处于擦除状态，则感测晶体管截止，
如果将被读取的存储单元晶体管处于编程状态，则感测晶体管导通。
5、如权利要求1所述的非易失性存储装置，其中，所述至少一串包括栅极与所述相应位线连接的地选择晶体管。
6、如权利要求5所述的非易失性存储装置，其中，感觉晶体管的阈值电压高于所述相应位线的饱和电压，所述相应位线被连接到所述多个存储单元晶体管中处于擦除状态的将被读取的存储单元晶体管。
7、如权利要求6所述的非易失性存储装置，其中，
感测晶体管的阈值电压高于OV。
8、如权利要求5所述的非易失性存储装置，其中，所述至少一串包括被连接到地选择晶体管的栅极的地选择线，所述地选择线被连接到所述相应位线。
9、如权利要求8所述的非易失性存储装置，其中，通过掺杂杂质形成的源区和漏区被包括在置于存储单元晶体管和地选择晶体管之间的半导体基底中以及置于存储单元晶体管和串选择晶体管之间的半导体基底中。
10、如权利要求1所述的非易失性存储装置，其中，如果向存储单元晶体管的栅极施加电压，则产生边缘电场，以在存储单元晶体管之间的半导体基底上形成源区和漏区。
11、如权利要求1所述的非易失性存储装置，还包括：
预充电晶体管，被配置为对所述相应位线预充电。
12、如权利要求11所述的非易失性存储装置，其中，预充电晶体管是PMOS晶体管，地电压被施加到预充电晶体管的栅极以对位线预充电。
13、如权利要求1所述的非易失性存储装置，其中，感测晶体管被包括在页缓冲器中。
14、如权利要求1所述的非易失性存储装置，其中，所述至少一串包括：
串选择晶体管，其栅极被连接到串选择线；
地选择晶体管，其栅极被连接到所述相应位线；
其中，所述多个存储单元晶体管的栅极被连接到相应字线。
15、如权利要求14所述的非易失性存储装置，其中，如果所述相应位线被读取，则阈值电压低于被施加以读取所述相应位线的电压，并高于所述相应位线的饱和电压，其中，所述相应位线被连接到所述多个存储单元晶体管中将被读取的存储单元晶体管。
16、如权利要求14所述的非易失性存储装置，其中，
如果将被读取的存储单元晶体管处于擦除状态，则感测晶体管截止，
如果将被读取的存储单元晶体管处于编程状态，则感测晶体管导通。
17、如权利要求14所述的非易失性存储装置，其中，所述至少一串包括被连接到地选择晶体管的栅极的地选择线，所述地选择线被连接到所述相应位线。
18、如权利要求14所述的非易失性存储装置，还包括：
预充电晶体管，被配置为对所述相应位线预充电。
19、如权利要求18所述的非易失性存储装置，其中，预充电晶体管是PMOS晶体管，地电压被施加到预充电晶体管的栅极以对位线预充电。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108025931A (zh) * 2015-12-04 2018-05-11 日本多宁股份有限公司 电解水生成装置及电解水生成系统
CN112242113A (zh) * 2019-07-18 2021-01-19 三星电子株式会社 感测阈值电压的方法、显示驱动集成电路以及显示设备
CN112700811A (zh) * 2021-01-07 2021-04-23 长江存储科技有限责任公司 3d存储器件的编程方法
CN112820330A (zh) * 2021-01-25 2021-05-18 长江存储科技有限责任公司 3d存储器件的编程方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8614918B2 (en) * 2011-05-02 2013-12-24 Micron Technology, Inc. Memory apparatus and methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050078524A1 (en) * 2003-10-09 2005-04-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
CN1624904A (zh) * 2003-12-01 2005-06-08 联华电子股份有限公司 一种非挥发性记忆体及其运作方法
US20050146959A1 (en) * 2004-01-07 2005-07-07 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and electric device with the same
CN1754229A (zh) * 2003-02-25 2006-03-29 罗姆股份有限公司 半导体存储装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0172366B1 (ko) * 1995-11-10 1999-03-30 김광호 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로
KR100284916B1 (ko) * 1997-07-29 2001-03-15 니시무로 타이죠 반도체 기억 장치 및 그 기입 제어 방법
TW440841B (en) * 1998-03-17 2001-06-16 Sanyo Electric Co Sensor amplifier
JP3888808B2 (ja) * 1999-08-16 2007-03-07 富士通株式会社 Ｎａｎｄ型不揮発性メモリ
JP4907897B2 (ja) * 2005-04-15 2012-04-04 株式会社東芝 不揮発性半導体記憶装置
US20080247254A1 (en) * 2007-04-05 2008-10-09 Hao Thai Nguyen Method for temperature compensating bit line during sense operations in non-volatile storage

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1754229A (zh) * 2003-02-25 2006-03-29 罗姆股份有限公司 半导体存储装置
US20050078524A1 (en) * 2003-10-09 2005-04-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
CN1624904A (zh) * 2003-12-01 2005-06-08 联华电子股份有限公司 一种非挥发性记忆体及其运作方法
US20050146959A1 (en) * 2004-01-07 2005-07-07 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and electric device with the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108025931A (zh) * 2015-12-04 2018-05-11 日本多宁股份有限公司 电解水生成装置及电解水生成系统
CN108025931B (zh) * 2015-12-04 2021-07-30 日本多宁股份有限公司 电解水生成装置及电解水生成系统
CN112242113A (zh) * 2019-07-18 2021-01-19 三星电子株式会社 感测阈值电压的方法、显示驱动集成电路以及显示设备
CN112700811A (zh) * 2021-01-07 2021-04-23 长江存储科技有限责任公司 3d存储器件的编程方法
CN112820330A (zh) * 2021-01-25 2021-05-18 长江存储科技有限责任公司 3d存储器件的编程方法

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