CN101409306B - 具有改善的导通性能的晶闸管、晶闸管装置及其制造方法 - Google Patents

具有改善的导通性能的晶闸管、晶闸管装置及其制造方法 Download PDF

Info

Publication number
CN101409306B
CN101409306B CN2008101799590A CN200810179959A CN101409306B CN 101409306 B CN101409306 B CN 101409306B CN 2008101799590 A CN2008101799590 A CN 2008101799590A CN 200810179959 A CN200810179959 A CN 200810179959A CN 101409306 B CN101409306 B CN 101409306B
Authority
CN
China
Prior art keywords
thyristor
semiconductor body
base region
lateral resistance
impure base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2008101799590A
Other languages
English (en)
Other versions
CN101409306A (zh
Inventor
H·-J·舒尔策
F·-J·尼德诺斯泰德
U·凯尔纳-沃德豪森
R·巴塞尔梅斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN101409306A publication Critical patent/CN101409306A/zh
Application granted granted Critical
Publication of CN101409306B publication Critical patent/CN101409306B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7428—Thyristor-type devices, e.g. having four-zone regenerative action having an amplifying gate structure, e.g. cascade (Darlington) configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
    • H01L24/72—Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48491—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thyristors (AREA)

Abstract

本发明涉及具有改善的导通性能的晶闸管、包含该晶闸管的装置以及制造晶闸管和晶闸管装置的方法。本发明提供一种包括半导体主体的晶闸管，其中在该半导体主体中，p掺杂发射区、n掺杂基区、p掺杂基区和n掺杂主发射区沿着从背面朝向正面的垂直方向连续设置。为缓冲瞬时发热，在正面和/或背面上施加金属化，该金属化包括至少一个第一部分，该第一部分在每一点上具有大于50J·K-1·m-2的面积比热容。

Description

具有改善的导通性能的晶闸管、晶闸管装置及其制造方法
技术领域
本发明涉及一种包括放大门电路结构的晶闸管。更具体地，本发明涉及具有改善的导通性能的晶闸管、包含该晶闸管的装置以及制造晶闸管和晶闸管装置的方法。
背景技术
在像这样的晶闸管中，当电流增长率高时，例如当晶闸管在开关模式下被触发，并且伴随1μs-100μs的晶闸管电流脉冲持续时间以及通过光脉冲或集成的过压保护功能来施加的高外加电压时，如果一个放大门电路后面的放大门电路不能适时接收该电流，那么该一个放大门电路的区域就会出故障。
避免这种损害的一种方法是在晶闸管的半导体主体的放大门电路结构中集成横向电阻，以此防止过快的电流增长率。然而，这种电阻不能选择得过高，因为否则出现过高的导通电压，并且触发延迟时间也将变得太长。此外，由于横向电阻上的电压降可能超过晶闸管阳极-阴极电压的50％，并且整个触发电流流过这个横向电阻，因此导通期间该横向电阻将被加热。特别是对具有高达约13kV反向电压的高阻挡能力晶闸管来说，这能导致半导体主体不可忽视地发热，进而影响横向电阻的电特性，最坏的情况是，能降低它的电阻。结果，当触发过程期间出现高电流增长率时，晶闸管不能再被有效保护。因此，需要对此做出改进。
发明内容
本发明一方面涉及一种晶闸管，其包括半导体主体，在该半导体主体中沿垂直方向-从背面开始朝向正面-连续设置p掺杂发射区、n掺杂基区、p掺杂基区和n掺杂主发射区。该晶闸管进一步包括具有至少一个n掺杂放大门发射区的放大门电路结构。为缓冲瞬时发热，在半导体主体的正面和/或背面上施加金属化，并且该金属化包括至少一个缓冲金属化形式的第一部分，具体来说该第一部分在每一点上具有在室温(300K)下大于50J·K-1·m-2的面积比热容(area-specific heatcapacity)。半导体主体被施加了金属化的相关部分的表面作为用来确定面积比热容的参考区域。
本发明第二方面涉及一种晶闸管装置，其具有晶闸管以及用于接触晶闸管的至少一个接触元件。该晶闸管包括半导体主体，在该半导体主体中沿垂直方向-从背面开始朝向正面-连续设置p掺杂发射区、n掺杂基区、p掺杂基区和n掺杂主发射区。该晶闸管进一步包括具有至少一个n掺杂放大门发射区的放大门电路结构。为缓冲瞬时发热，在半导体主体的正面和/或背面上施加金属化，并且该金属化包括至少一个缓冲金属化形式的第一部分，具体来说该第一部分在每一点上具有在室温(300K)下大于50J·K-1·m-2的面积比热容。该金属化电导连接于至少一个接触元件。接触元件牢固并不可分离或可分离地连接于该金属化。
本发明第三方面涉及一种晶闸管的制造方法。在此方法中，提供具有半导体主体的晶闸管，在该半导体主体中沿垂直方向-从背面开始朝向正面-设置p掺杂发射区、n掺杂基区、p掺杂基区和n掺杂主发射区。提供的晶闸管进一步包括具有至少一个n掺杂放大门发射区的放大门电路结构。在该半导体主体上施加金属化，该金属化包括至少一个第一部分，该第一部分在每一点上具有大于50J·K-1·m-2的面积比热容。
本发明第四方面涉及一种晶闸管装置的制造方法。在此方法中，提供具有半导体主体的晶闸管，该在半导体主体中沿垂直方向-从背面开始朝向正面-设置p掺杂发射区、n掺杂基区、p掺杂基区和n掺杂主发射区。提供的晶闸管进一步包括具有至少一个n掺杂放大门发射区的放大门电路结构。在该半导体主体上施加金属化，该金属化包括至少一个第一部分，该第一部分在每一点上具有大于50J·K-1·m-2的面积比热容。提供至少一个接触元件，并在该金属化与该至少一个接触元件之间制造电导性连接。
附图说明
以下参照附图对各个实施例进行说明。在这种情况下，附图不一定按照实际比例；相反，主要的重点在于阐述基本原理。在这种情况下，只有对理解所述基本原理有需要的部分或部件区域才会在附图中示出。在附图中，除非另外说明，同一参考标记表示具有相同含义的同一部分。
图1表示根据本发明的晶闸管的正面的俯视图。
图2表示如图1所示的部分11的放大图，该部分11具有晶闸管的放大门电路区域。
图3表示通过如图1和2所示的晶闸管的放大门电路区域一个部分的垂直部分的剖视图。
图4a表示从图3可以看出的部分12的放大图，该部分12包括第三放大门电路以及设置在第二放大门电路和第三放大门电路之间的横向电阻。
图4b表示如图4a所示的部分的修改，其中包含三个部分层的阻挡层设置在半导体主体和缓冲金属化之间。
图5表示如图3和4a所示的晶闸管部分12的修改，其中第三放大门电路的金属化的一部分延伸越过设置在第三放大门电路和半导体主体之间的电介质。
图6表示制造晶闸管装置的方法的各个步骤。
图7表示包括一个晶闸管和两个接触元件的晶闸管装置，两个接触元件设置在晶闸管的相对面上，并且通过压力接触与晶闸管电接触。
具体实施方式
图1表示晶闸管100的阴极的俯视图。该晶闸管包括半导体主体1，该半导体主体1基本上是平行于由横向方向r1，r2覆盖的平面延伸的平圆柱体(flatcylinder)的形式。为了本发明的目的，表述“横向方向”不仅仅指方向r1和r2，也可以指其方向矢量平行于这个平面的任意方向。在下文中，与横向方向r1，r2成直角的方向指的是垂直方向v。从图1可以看出，晶闸管100可选择性地被设计成相对于沿垂直方向v的轴A-A｀旋转对称。
半导体主体1包括半导体基材，例如硅或碳化硅，并包括基本上引入(gather)晶闸管100电特性的p掺杂部分和n掺杂部分。在半导体主体1的正面13上施加金属化4a，并且至少在某一些地方具有大于如室温(300K)下50J·K-1·m-2的预定的面积比最小热容的面积比热容。一般来说，半导体主体1上被施加了相关金属化的表面作为参考区域用来确定面积比热容。对正面金属化4a来说，参考区域是半导体主体1的正面13，对在本视图未示出的背面金属化来说，参考区域是与半导体主体正面相对的背面。
正面金属化4a和/或背面金属化的其面积比热容大于指定的面积比最小热容的那些区域在下文中也称为缓冲金属化，因为，除可能的其它作用之外，它们被用来热缓冲半导体主体1中的瞬时热峰值。如果金属化或金属化部分的一个区域具有不均匀的厚度和/或不均匀的材料，那么被认为是缓冲金属化的区域只是那些在每一点处其面积比热容大于指定的面积比最小热容的金属化部分。只在一个分区中具有大于面积比最小热容的面积比热容的金属化部分不是为了本申请目的的缓冲金属化。相反，该分区代表缓冲金属化。
正面金属化4a具有部分40，该部分40电性连接于晶闸管100的n掺杂主发射区5。此部分40延伸至接近晶闸管100的侧边15，并且可选择地为缓冲金属化的形式。
图2示出了晶闸管100中放大的中央部分11。该中央部分11包括，例如四个放大门电路AG1、AG2、AG3和AG4，该四个放大门AG1、AG2、AG3和AG4沿横向方向r1，r2彼此间隔一定距离连续设置。放大门AG1、AG2、AG3、AG4的每一个分别包括n重掺杂放大门发射区51、52、53或54。这些放大门发射区51、52、53或54中的每一个分别电导性地连接于晶闸管100的正面金属化4a的相应部分41、42、43或44，并沿横向方向r1，r2与相应部分41、42、43或44部分重叠。如图所示，放大门发射区51、52、53、54和部分41、42、43、44可均具有环形形状。具有击穿二极管(BOD)的形式并且随后将参照图3做更详细的说明的装置16设置在晶闸管100的放大门发射区51-54中最里面的放大门发射区51中。放大门发射区51-54中的每一个在其面对击穿结构BOD的侧上伸出于与其电导性连接的相关部分41-44。
在半导体主体1中第二放大门AG2和第三放大门AG3之间提供横向电阻64，在该横向电阻64中，与相邻的部分63和64相比，p掺杂基区6的导电率降低，如开始时所解释的所述，该横向电阻64用于限制通过两个内部放大门AG1和AG2的电流。代替或除了横向电阻64降低的电导率，与邻近横向电阻64的部分63和65相比，沿垂直方向v测量的横向电阻64中p掺杂基区6的厚度可以被减少。
正面金属化4a的部分45设置在正面13上的横向电阻64的上面，并通过电介质21与半导体主体1电隔离。部分41-45中的仅一个、多于一个或全部可选择地具有缓冲金属化的形式。例如，只有或至少部分45可以以缓冲金属化的形式热缓冲横向电阻64，并且至少可以设置在正面13上的横向电阻64上面的一些位置。
图3表示通过晶闸管100的放大门电路区域ZS部分的垂直部分。此部分尤其包括，触发装置16、放大门AG1，AG2，AG3，AG4、和横向电阻64。主阴极区域HK邻近放大门电路区域ZS设置。在本示范实施例中，主阴极区域HK具有环形形状，并包围放大门电路区域ZS(参见图1和2)。
p掺杂发射区8、n掺杂基区7、p掺杂基区6和n掺杂主发射区5沿半导体主体1中从背面14开始朝向正面13的垂直方向v连续设置，其中n掺杂主发射区5仅仅位于主阴极区域HK。
举例来说，触发装置16为击穿二极管BOD的形式，该击穿二极管BOD通过n掺杂基区7的部分71创建，其中部分71沿半导体主体1正面13的方向延伸远于晶闸管100的其它区域。在部分71的区域，在n掺杂基区7和p掺杂基区6中的部分61之间的pn结具有曲率，当对晶闸管施加电压时，这将导致电场的局部增强。这将局部降低晶闸管100的触发灵敏度，以致于当施加足够高的击穿电压时，以雪崩击穿的形式增长的反向电流可引起击穿结构BOD区域中的晶闸管100的触发。代替或除了击穿二极管BOD形式的触发装置16，晶闸管100还可以具有门连接，该门连接在该部分设置在主发射区5内并具有p掺杂基区6的区域中电导性地连接至半导体主体1。
具有放大门AG1、AG2、AG3和AG4的放大门电路结构设置在击穿二极管BOD和主阴极区域HK之间。p掺杂基区6包括已经说明过的部分61以及另外的部分62、63、64和65，其中部分61邻近n掺杂基区7的部分71。部分62设置在部分61和63之间，其比部分61掺杂更轻。部分64位于部分63和65之间，在该部分64中，与p掺杂基区6中邻近部分64的那些部分63和65的导电率相比，p掺杂基区6中部分64的导电率降低。因此部分64也可称作横向电阻或者作为横向电阻。可替换地或除了降低的导电率，也可以由其在部分64中比在邻近部分64的部分63和65中更薄的p掺杂基区6形成横向电阻。举例来说，在图3中，横向电阻64设置在第二放大门AG2和第三放大门AG3之间。可替换地或除了提供该横向电阻64，也可以在晶闸管的放大门AG1、AG2、AG3、AG4中任意两个相邻放大门之间提供适当形成的横向电阻64。
一旦晶闸管的触发在触发装置16的区域被启动，例如光入射到击穿二极管BOD上，放大门AG1、AG2、AG3、AG4以及最后主阴极区域HK将沿横向方向r1，r2开始按时间连续触发。从触发装置16开始朝向主阴极区域HK，放大门AG1、AG2、AG3和AG4的触发灵敏度会降低。在触发过程期间，横向电阻64限制了通过两个内部放大门AG1和AG2的电流。
为提供恢复保护，可选择的n掺杂区域90结合在p掺杂发射区中，并作为局部晶体管在晶闸管截止阶段提供额外的自由电荷载流子。n掺杂区域90可以具有岛的形式，并且可彼此间隔一定距离。
正面金属化4a施加在半导体主体1的正面13上，并且包括部分40以及部分41、42、43、44，在每一情况下部分41、42、43、44中的一个分别电导性连接于放大门发射区51、52、53或54中的一个。正面金属化4a的部分45也设置在横向电阻64上面的正面13上。此外，提供背面金属化4b，其施加在半导体主体1的背面14上，并电导性地连接于p掺杂发射区8。举例来说，正面金属化4a和/或背面金属化4b，或这些金属化4a，4b中的特殊部分层可以通过电解沉积的方法形成，因此正面金属化4a和/或背面金属化4b牢固并不可分离地连接于半导体主体1。在这种情况下，正面金属化4a和背面金属化4b两者可以共同制造，也就是说在同一沉积步骤中制造，或者彼此单独制造。代替或除了使用电解沉积，这些金属化4a、4b中的正面金属化4a和/或背面金属化4b，或特殊部分层例如阻挡层和/或接触金属化层，也可以溅射或气相沉积在半导体主体1上。
由于晶闸管触发过程的触发电流从触发装置16开始并向主阴极区域HK传播，并且在该过程期间具有高的电流增长率，因此触发过程期间半导体主体1在放大门电路区域ZS中可能被瞬间加热，特别是在横向电阻64中。为限制这种加热，本发明提供正面金属化4a和/或背面金属化4b至少在一些地方具有缓冲金属化的形式，也就是说对于相关金属化4a或4b至少在一些地方具有大于面积比最小热容的面积比热容。该面积比最小热容例如可以在室温(300K)下是50J·K-1·m-2或65J·K-1·m-2。
例如，正面金属化4a的部分40、41、42、43、44、45中的仅一个、多个或每一个都可以是缓冲金属化的形式。例如，正面金属化4a因此可以具有部分41、42、43、44、45，至少在放大门电路区域ZS中，其代表缓冲金属化，例如设置在横向电阻64上面的部分45。
代替或除了具有部分40-45，正面金属化4a还可以包括一个或多个另外的部分，其以缓冲金属化的形式设置在相邻放大门金属化41-44之间和/或设置在横向电阻64的金属化45和邻近该金属化45的放大门金属化42、43之间，和/或设置在主发射区5的金属化40和最接近主发射区5的放大门发射区54的金属化44之间。背面金属化4b也可选择地为缓冲金属化的形式。
为得到所需要的面积比热容，缓冲金属化40-45，4b必须具有足够的各自厚度d4a或d4b，例如5μm-100μm或20μm-50μm。对于预定的面积比最小热容，部分40-45，4b的薄的厚度d4a，d4b可以通过具有某材料或由某材料组成的部分来获得，其中该材料的密度与比热容的乘积具有高的数值。一种这样的材料，例如铜具有大约8920kg·m-3的密度和大约385J·kg-1·K-1的比热容(室温取值300K)。
为了晶闸管区域，特别是高的热负载区域的足够的热缓冲，此晶闸管区域中的整个缓冲金属化必须具有最小的总热容。这尤其可以通过指定相应晶闸管区域的最小面积来实现，在该相关晶闸管区域上缓冲金属化必须在该晶闸管区域上延伸。缓冲金属化的且到施加缓冲金属化的表面区域的垂直投影被用来测量缓冲金属化的面积。
举例来说，设置在放大门电路区域ZS中的缓冲金属化可延伸在放大门电路区域面积的1/10至3/4的总面积上，例如0.1cm2-1.2cm2上。
电导性地连接于放大门发射区51、52、53、54之一的缓冲金属化41、42、43、44之一同样可延伸在放大门电路区域面积的1/100至1/5的面积上，例如0.01cm2-0.2cm2上。
另外，电性连接于放大门发射区51、52、53、54的所有缓冲金属化41、42、43、44上的总面积可延伸在放大门电路区域面积的1/10至1/5上，例如0.15cm2-0.3cm2。
此外，与半导体主体1电隔离并设置在放大门电路区域ZS中的缓冲金属化45的面积例如可为放大门电路区域面积的1/3至2/3，例如0.5cm2-1cm2。
还可在金属化4a，4b和半导体主体1之间分别提供可选择的阻挡层3a和3b，以阻止或至少相当地减少金属从金属化4a，4b向半导体主体1中扩散。如果金属化层4a，4b所用的材料能改变晶闸管的电特性，像这样的阻挡层3a，3b是有必要的。例如，铜在硅中充当复合中心或生成中心。因此阻挡层抑制或减少至少一种金属从金属化层4a，4b向半导体主体1中扩散。为此，阻挡层3a，3b可具有对于相关的金属来说的扩散长度，例如对于400℃-500℃的温度，该扩散长度小于阻挡层3a，3b的厚度或小于阻挡层3a，3b厚度的一半。
正面阻挡层3a包括第一部分层31a和第二部分层32a，背面阻挡层3b包括第一部分层31b和第二部分层32b。第二部分层32a，32b分别设置在相同的相应阻挡层3a或3b的相关的第一部分层31a和31b与半导体主体1之间。
与此相反，像这样的阻挡层3a，3b也可以分别仅包括单个部分层而非两个部分层31a/32a或31b/32b，并且具有相当于第一部分阻挡层31a，31b结构的结构。此外，阻挡层3a，3b也可由两个以上的部分层组成。
图4a表示晶闸管100的部分12的放大图，该部分12具有横向电阻64及其金属化45，并具有第三放大门AG3。参照此图，下文将参考正面阻挡层3a对阻挡层的结构进行说明。然而，背面阻挡层3b可以与正面阻挡层3a相同的方式形成。在这种情况下，第一部分层31a，31b同样以相同的方式对应于第二部分层32a和32b。在图4所示的典型实施例中，正面阻挡层3a仅包括两个部分层31a，32a。
举例来说，第一部分层31a可具有超过50nm，100nm-500nm或100nm-300nm的厚度d31a。举例来说，氮化钛(TiN)、氮化钽(TaN)或钛钨(TiW)作为第一部分层31a的合适材料。如果使用钛钨，钨的组分可以是例如50％-100％或70-90％(TixWy，其中y＝0.5-1.0或y＝0.7-0.9)。
举例来说，可选择的第二部分层32a可具有5nm-20nm，例如大约10nm，或至少50nm的厚度d32a。另外，第二部分层32a的厚度d32a例如可以是100nm-500nm。举例来说，钛或钽或其混合物例如由其组成或具有这些物质中至少一种的合金可作为第二部分层32a的合适材料。
下表结合合适的材料列出了合适的阻挡层中合适的第一和第二部分层的可能层厚的实施例。然而，有关阻挡层和部分层的配置并不限于所指出的部分层的数值、材料和数目。
Figure G2008101799590D00091
从图4b可以看出，阻挡层3a具有可选择的另外的部分层33a，其设置在顶部分层31a、两个部分层31a和32a与缓冲金属化43，45之间。在相应的方式中，背面阻挡层3b具有可选择的另外的部分层，其设置在部分层31b和背面金属化4b之间。诸如这样的可选择的另外的部分层例如由钽组成或包括钽。
为使设置在横向电阻64上面的正面金属化4a的部分45与半导体主体1电隔离，电介质层2的部分21设置在半导体主体1上位于部分45和半导体主体1之间，例如设置在正面阻挡层3a和半导体主体1之间。举例来说，二氧化硅、氮化硅或聚酰亚胺作为电介质层2的合适材料。金属化4a的部分45未电性连接于晶闸管100的半导体主体1，因此也被称为“浮置”。
晶闸管100可选择地具有另外的层10a，其直接施加在半导体主体1上。该另外的层10a可作为种层和/或作为接触层。种层起这样一种作用，即作为在半导体主体1和施加于其上的另外的涂层例如层32a之间的附着促进剂。由于从金属化到半导体主体1的电子的功函数低，所以合适选择的接触层避免在半导体主体1及其金属化之间的结处形成明显的肖特基接触，而在金属化和半导体主体1之间产生足够高的电导接触。
代替或作为种层和接触层的另外的层10a，首先在半导体主体1上直接施加接触层也是可能的。随后种层又施加在接触层上。种层例如可由铝或银组成，或包括至少具有这些金属之一的合金。举例来说，种层可由铝、钛、银或金组成，或包括具有这些金属中至少之一的合金。种层和接触层的厚度可以均为例如0.2μm-5μm。
具有作为接触层和种层双重功能的另外的层10a例如可由铝或银组成，或包括具有这些物质中至少之一的合金，并具有0.2-5μm的厚度d10a。
图5表示图3、4a和4b中所示晶闸管部分12的修改。与图4a和4b所示的装置相比，第三放大门AG3的放大门发射区53的金属化43的部分43b沿主发射区5的方向延伸在电介质层2的部分22上。缓冲金属化43的部分43a基本上对应于图4a和4b所示的缓冲金属化43。电介质层2的部分22防止部分43和半导体主体1之间完全的电性连接。放大门发射区53的金属化43的如此结构使得在对放大门AG3的电特性没有重要影响的情况下增大了缓冲金属化43的面积。放大门发射区53的缓冲金属化43的如此改进也可以被附加地或可替换地选择用于晶闸管100的相应放大门发射区51、52和54的其它金属化41、42、44中的每一个。
为制造外部接触，完成工艺的晶闸管100可分离地或不可分离地连接于接触元件。参照图6a-6c，下文将说明晶闸管100牢固地电导性连接于接触元件110、120的方法。从图6a可以看出，为此首先提供采用与如上所述晶闸管相同的方式设计的晶闸管100。出于解释性的目的，图6a-6c并未图示半导体主体1的阻挡层、电介质层、种层以及掺杂区域。
从图6b可以看出，连接层101b施加在背面金属化层4b上，连接层101a施加在主发射区的正面金属化40上。连接层101a、101b例如可以是扩散焊料层的形式。像这样的扩散焊料层例如由银-锡合金组成或具有银-锡合金。此外，扩散焊料层101a、101b的厚度例如可以在1μm-50μm之间或5μm-15μm之间。在接触元件110、120和晶闸管100之间提供具有扩散焊料层101a、101b的连接，该扩散焊料层101a和101b通过例如预热接触元件110、120直到温度分别高于相关的扩散焊料层101a和101b的熔点的温度来形成。一旦扩散焊料层101a、101b固化，在接触元件110、120和晶闸管100之间形成牢固的和持久的接合。扩散焊料接合主要适合于具有例如小于或等于10cm2的平面区域的小晶闸管。图6c示出了用此方法制造的晶闸管装置的垂直剖视图。
作为扩散焊料的选择，例如如果制造的接合是作为低温接合制作的，连接层101a、101b中的一个或两个可包括银或由银形成。像这样的低温接合是通过在接合对之间引入银粉或含银的粉，并在高压和升高的温度下彼此对向施压制造的，然而该升高的温度低于制造扩散焊料接合所需的温度。
除了像在接触元件110、120和晶闸管100之间的牢固并持久的接合，接触元件110、120中的一个或两个也可以彼此可分离地连接。在这种情况下，如参照图6b和6c说明的那样，连接层101a、101b是多余的。如图7所示的晶闸管装置中，电接触仅仅是利用外力F将接触元件110和/或120与晶闸管100贴在一起来制造的。
如参照图6说明的那样，当仅用背面接触元件110压住半导体主体1上时，正面接触元件120牢固并不可分离地连接于半导体主体1也是可能的。当然反过来，当用正面接触元件120压住半导体主体1上时，背面接触元件110也可以牢固并不可分离地连接于半导体主体1。
不管其是可分离地还是不可分离地连接于半导体主体1，接触元件110、120例如都可以具有圆形冲片(circular blank)的形式。对于可被光触发的晶闸管来说，为使光入射到击穿二极管BOD上(参见图1-3)，正面接触元件120可具有开口125(参见图6b、6c、7)。如果需要，为此可在开口125中引入光波导管。
最后应注意的是，已经结合一个实施例说明过的装置或方法特征可以和与其它实施例相关的装置或方法特征相结合，即使在那些例子中这样的结合未被明示。特别是，在以下权利要求其中之一中提到的特征可以和其它权利要求中的特征相结合。

Claims (25)

1.一种晶闸管，具有：
半导体主体，其中沿垂直方向-从背面开始朝向正面-连续设置p掺杂发射区、n掺杂基区、p掺杂基区和n掺杂主发射区；
位于半导体主体正面的放大门电路结构，其包括至少一个n掺杂放大门发射区；和
施加在半导体主体的正面和/或背面上的金属化，其包括至少一个第一部分，该第一部分在每一点上具有大于50J·K-1·m-2的面积比热容。
2.如权利要求1所述的晶闸管，其中该第一部分设置在正面上在两个相邻放大门之间或者在最靠近主阴极设置的放大门和主阴极之间，并且与该半导体主体电隔离。
3.如权利要求2所述的晶闸管，其中该第一部分至少设置在p掺杂基区的横向电阻上面的一些地方，与p掺杂基区的在放大门电路结构方向和主发射区方向上邻近横向电阻的部分相比，该横向电阻中p掺杂基区的导电率减小。
4.如权利要求2所述的晶闸管，其中该第一部分至少设置在p掺杂基区的横向电阻上面的一些地方，与p掺杂基区的在放大门电路结构方向和主发射区方向上邻近横向电阻的部分相比，该横向电阻中p掺杂基区的厚度减小。
5.如权利要求1所述的晶闸管，其中该第一部分设置在正面上，并且电导性连接于n掺杂放大门发射区。
6.如权利要求1所述的晶闸管，其中该第一部分设置在正面上，并且电导性连接于n掺杂主发射区。
7.如权利要求1所述的晶闸管，其中该第一部分的厚度范围从5μm到100μm。
8.如权利要求1所述的晶闸管，其中该第一部分通过电解沉积方式牢固并不可分离地连接于该半导体主体。
9.如权利要求1所述的晶闸管，其中在该半导体主体和该第一部分之间设置阻挡层，该阻挡层包括在400℃-500℃温度下对于该第一部分的至少一种金属的扩散长度，该扩散长度小于该阻挡层的厚度。
10.如权利要求1所述的晶闸管，其中电介质层至少设置在该半导体主体上在第一部分和半导体主体之间的一些地方。
11.如权利要求1所述的晶闸管，其中金属化包括在每一点上具有大于50J·K-1·m-2的面积比热容的部分，该部分施加于该半导体主体的背面。
12.一种晶闸管装置，具有晶闸管和至少一个接触元件，其中该晶闸管包括：
半导体主体，其中沿垂直方向-从背面开始朝向正面-连续设置p掺杂发射区、n掺杂基区、p掺杂基区和n掺杂主发射区；
位于半导体主体正面的放大门电路结构，其包括至少一个n掺杂放大门发射区；以及
施加在半导体主体的正面和/或背面上的金属化，其包括至少一个第一部分，该第一部分在每一点上具有大于50J·K-1·m-2的面积比热容，其中该金属化电导性地连接于该至少一个接触元件。
13.如权利要求12所述的晶闸管装置，其中该第一部分设置在正面上在两个相邻放大门之间或者在最靠近主阴极设置的放大门和主阴极之间，并且与半导体主体电隔离。
14.如权利要求13所述的晶闸管装置，其中该第一部分至少设置在p掺杂基区的横向电阻上面的一些地方，与p掺杂基区的在放大门电路结构方向和主发射区方向上邻近横向电阻的部分相比，该横向电阻中p掺杂基区的导电率减小。
15.如权利要求13所述的晶闸管装置，其中该第一部分至少设置在p掺杂基区的横向电阻上面的一些地方，与p掺杂基区的在放大门电路结构方向和主发射区方向上邻近横向电阻的部分相比，该横向电阻中p掺杂基区的厚度降低。
16.如权利要求12所述的晶闸管装置，其中该第一部分设置在正面上，并且电导性连接于n掺杂放大门发射区。
17.如权利要求12所述的晶闸管装置，其中该第一部分通过电解沉积方式牢固并不可分离地连接于半导体主体。
18.如权利要求12所述的晶闸管装置，其中接触元件中的第一接触元件被压在该金属化上，并且其中可分离的电压力接触存在于该金属化和该第一接触元件之间。
19.一种用于制造晶闸管的方法，该方法包括以下步骤：
提供具有半导体主体的晶闸管，在该半导体主体中沿垂直方向-从背面开始朝向正面-设置p掺杂发射区、n掺杂基区、p掺杂基区和n掺杂主发射区，并且该晶闸管包括放大门电路结构，该放大门电路结构具有至少一个n掺杂放大门发射区；
在半导体主体上施加金属化，该金属化包括至少一个第一部分，该第一部分在每一点上具有大于50J·K-1·m-2的面积比热容。
20.如权利要求19所述的方法，其中施加金属化的步骤是通过在半导体主体上电解沉积金属执行的。
21.如权利要求19所述的方法，其中执行施加金属化的步骤，从而使得第一部分设置在正面上在两个相邻放大门之间或者在最靠近主阴极设置的放大门和主阴极之间，并且与半导体主体电隔离。
22.如权利要求19所述的方法，其中执行施加金属化的步骤，从而使得第一部分至少设置在p掺杂基区的横向电阻上面的一些地方，与p掺杂基区的在放大门电路结构方向和主发射区方向上邻近横向电阻的部分相比，该横向电阻中p掺杂基区的电导率降低。
23.如权利要求19所述的方法，其中执行施加金属化的步骤，从而使得第一部分至少设置在p掺杂基区的横向电阻上面的一些地方，与p掺杂基区的在放大门电路结构方向和主发射区方向上邻近横向电阻的部分相比，该横向电阻中p掺杂基区的厚度减小。
24.一种用于制造晶闸管装置的方法，该方法包括以下步骤：
提供具有半导体主体的晶闸管，在该半导体主体中沿垂直方向-从背面开始朝向正面-设置p掺杂发射区、n掺杂基区、p掺杂基区和n掺杂主发射区，并且该晶闸管包括放大门电路结构，该放大门电路结构具有至少一个n掺杂放大门发射区；
在半导体主体上施加金属化，该金属化包括至少一个第一部分，该第一部分在每一点上具有大于50J·K-1·m-2的面积比热容；
提供至少一个接触元件；
在金属化和该至少一个接触元件之间制造电导性连接。
25.如权利要求24所述的方法，其中：
晶闸管的第一部分设置在正面上在两个相邻放大门之间或者在最靠近主阴极设置的放大门和主阴极之间，并且与半导体主体电隔离；
p掺杂基区包括横向电阻，其中与p掺杂基区的在放大门电路结构方向和主发射区方向上邻近该横向电阻的部分相比，p掺杂基区的导电率降低和/或厚度减小；
该第一部分至少设置在横向电阻上面的一些地方。
CN2008101799590A 2007-08-30 2008-09-01 具有改善的导通性能的晶闸管、晶闸管装置及其制造方法 Active CN101409306B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102007041124.5 2007-08-30
DE102007041124A DE102007041124B4 (de) 2007-08-30 2007-08-30 Thyristor mit verbessertem Einschaltverhalten, Thyristoranordnung mit einem Thyristor, Verfahren zur Herstellung eines Thyristors und einer Thyristoranordnung

Publications (2)

Publication Number Publication Date
CN101409306A CN101409306A (zh) 2009-04-15
CN101409306B true CN101409306B (zh) 2011-03-09

Family

ID=40339820

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101799590A Active CN101409306B (zh) 2007-08-30 2008-09-01 具有改善的导通性能的晶闸管、晶闸管装置及其制造方法

Country Status (3)

Country Link
US (1) US20090057714A1 (zh)
CN (1) CN101409306B (zh)
DE (1) DE102007041124B4 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009045178A1 (de) * 2009-09-30 2011-04-07 Infineon Technologies Bipolar Gmbh & Co. Kg Zündstufenthyristor mit entkoppelter Zündstufe
CN106684121A (zh) * 2016-12-06 2017-05-17 厦门市三安集成电路有限公司 一种异质结双极晶体管的基极结构及其制作方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1174899A (en) * 1966-04-15 1969-12-17 Westinghouse Brake & Signal Improvements relating to Controllable Rectifier Devices
US3975758A (en) * 1975-05-27 1976-08-17 Westinghouse Electric Corporation Gate assist turn-off, amplifying gate thyristor and a package assembly therefor
US4165517A (en) * 1977-02-28 1979-08-21 Electric Power Research Institute, Inc. Self-protection against breakover turn-on failure in thyristors through selective base lifetime control
US4092703A (en) * 1977-03-15 1978-05-30 Kabushiki Kaisha Meidensha Gate controlled semiconductor device
CH634442A5 (de) * 1978-11-15 1983-01-31 Bbc Brown Boveri & Cie Lichtzuendbarer thyristor.
JPS55160437A (en) * 1979-05-31 1980-12-13 Hitachi Ltd Semiconductor device
EP0220469B1 (de) * 1985-10-15 1989-12-06 Siemens Aktiengesellschaft Leistungsthyristor
US5049965A (en) * 1987-11-20 1991-09-17 Siemens Aktiengesellschaft Thyristor having adjustable breakover voltage and method of manufacture
EP0520294B1 (de) * 1991-06-24 1998-08-26 Siemens Aktiengesellschaft Halbleiterbauelement und Verfahren zu seiner Herstellung
US5387805A (en) * 1994-01-05 1995-02-07 Metzler; Richard A. Field controlled thyristor
US5828101A (en) * 1995-03-30 1998-10-27 Kabushiki Kaisha Toshiba Three-terminal semiconductor device and related semiconductor devices
DE19640311B4 (de) * 1996-09-30 2005-12-29 Eupec Gmbh & Co. Kg Halbleiterbauelement mit Lateralwiderstand und Verfahren zu dessen Herstellung
JP3238415B2 (ja) * 1996-09-30 2001-12-17 オイペツク オイロペーイツシエ ゲゼルシヤフト フユール ライスツングスハルプライター エムベーハー ウント コンパニイ コマンデイートゲゼルシヤフト ブレークダウン領域をもつサイリスタ
JP3898893B2 (ja) * 1999-02-22 2007-03-28 インフィネオン テクノロジース アクチエンゲゼルシャフト サイリスタのブレークオーバ電圧の設定方法
DE19909105A1 (de) * 1999-03-02 2000-09-14 Siemens Ag Symmetrischer Thyristor mit verringerter Dicke und Herstellungsverfahren dafür
US6723586B1 (en) * 1999-06-08 2004-04-20 Siemens Aktiengesellschaft Thyristor provided with integrated circuit-commutated recovery time protection and production method therefor
GB9919764D0 (en) * 1999-08-21 1999-10-27 Koninkl Philips Electronics Nv Thyristors and their manufacture
DE10231199A1 (de) * 2002-07-10 2004-02-05 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Halbleiterbauelement
DE10355925B4 (de) * 2003-11-29 2006-07-06 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul und Verfahren seiner Herstellung

Also Published As

Publication number Publication date
CN101409306A (zh) 2009-04-15
DE102007041124A1 (de) 2009-03-12
US20090057714A1 (en) 2009-03-05
DE102007041124B4 (de) 2009-06-04

Similar Documents

Publication Publication Date Title
US10811499B2 (en) Wide bandgap semiconductor device including transistor cells and compensation structure
JP6666224B2 (ja) 半導体装置
US9209109B2 (en) IGBT with emitter electrode electrically connected with an impurity zone
CN101114670B (zh) 肖特基势垒半导体器件
US8384181B2 (en) Schottky diode structure with silicon mesa and junction barrier Schottky wells
CN103972188B (zh) 具有冷却材料的功率半导体设备
US9214546B2 (en) Silicon carbide switching device with novel overvoltage detection element for overvoltage control
US10249746B2 (en) Bipolar transistor with superjunction structure
JP2003510817A (ja) 炭化珪素からなる半導体装置とその製造方法
JP6922202B2 (ja) 半導体装置および半導体装置の製造方法
US9691887B2 (en) Semiconductor device with variable resistive element
CN101409306B (zh) 具有改善的导通性能的晶闸管、晶闸管装置及其制造方法
JP5484138B2 (ja) 電子回路装置
Schoeck et al. 4.5 kV SiC junction barrier Schottky diodes with low leakage current and high forward current density
JP7337739B2 (ja) 半導体装置
JP7342408B2 (ja) 半導体装置
JP7310356B2 (ja) 半導体装置
JP7363079B2 (ja) 半導体装置
JP7472059B2 (ja) 半導体装置
EP4156280A1 (en) Semiconductor device
US20230088612A1 (en) Semiconductor device
JP2023046068A (ja) 半導体装置
JP2023046069A (ja) 半導体装置
JP2022094676A (ja) 半導体装置
CN110610982A (zh) 一种肖特基二极管及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant