CN101404185A - 半导体存储装置 - Google Patents

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CN101404185A CNA2008102135972A CN200810213597A CN101404185A CN 101404185 A CN101404185 A CN 101404185A CN A2008102135972 A CNA2008102135972 A CN A2008102135972A CN 200810213597 A CN200810213597 A CN 200810213597A CN 101404185 A CN101404185 A CN 101404185A
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Abstract

本发明公开了一种在不受存储单元影响的情况下对用来纠错的电路进行检查的半导体存储装置。该半导体存储装置构成为：具有生成对应输入数据的奇偶数据的奇偶数据生成电路，锁存输入数据或从正规存储单元阵列读出的数据的正规数据锁存部，选择输入数据或所述奇偶数据并输出的输入选择电路，锁存所述输入选择电路的输出或从奇偶存储单元阵列读出的数据并输出的奇偶数据锁存部，以及使用在所述奇偶数据锁存部锁存的数据对在所述正规数据锁存部锁存的数据进行错误检测、当检测出错误时进行纠错并将所获得的结果输出的纠错电路；该半导体存储装置能够将所述奇偶数据锁存部的输出向该半导体存储装置的外部输出。

Description

半导体存储装置
技术领域
本发明涉及一种具有纠错功能的半导体存储装置。
背景技术
近年来，在半导体存储装置的领域中，电路朝着微细化方向不断发展，伴随这一发展，软错误等错误的发生率不断提高。作为解决此问题的对策，开发出一种具有纠错功能的半导体存储装置。
在下述专利文献1中，公开了一种具有纠错功能的半导体存储装置的示例。在专利文献1中记述了：为了检验半导体存储装置，而有必要能够分别独立地实施存储单元的检查、和纠错用电路的检查。
[专利文献1]日本专利公开昭62-1198号公报(第二页)
(发明所要解决的课题)
专利文献1所公开的半导体存储装置中的用来纠错的编码电路及译码电路的检查顺序如下所示。从外部向存储单元阵列写入包含比特误差(biterror)的数据，并且将能够校正该数据的校验位写入存储单元阵列。然后，使译码电路有效，从存储单元阵列读出数据，以检查是否已进行了纠错。
还有，当进行编码电路的检查时，将编码电路所生成的数据写入存储单元阵列。然后，直接向外部读出该所写入的数据，来检查编码电路是否正进行所期望的动作。
这样一来，当检查纠错用电路时，有必要向存储单元写入数据，然后读出所写入的数据。即使在存储单元阵列中存在不良存储单元时，当将该半导体存储装置判断为不良品时、或通过使用冗余修补方案(redundancyrepair scheme)将有缺陷的存储单元与无缺陷的存储单元进行置换来使之成为在整个存储单元不存在物理缺陷的状态时，则也能够利用上述所示的存储单元进行检查。
然而，有时也使用了物理不良的存储单元，并在包含该存储单元的数据的情况下进行纠错。此时，一旦存在不良存储单元时，则因为从外部输入的数据、和从写有该数据的存储单元读出的数据有可能不同，所以即使编码电路及译码电路正常动作，也仍得出所述这些电路是不良电路的检查结果。也就是，当通过纠错而输出正常数据时，虽然半导体存储装置应该被判断为良品，但是却被判断成为不良品，从而出现了无法正确进行检查的问题。
发明内容
本发明的目的在于：在具有纠错功能的半导体存储装置中，可以在不受存储单元影响的情况下进行纠错用电路的检查。
(解决课题的方法)
为了解决所述课题，本发明所阐述的方法是涉及一种下记所述的半导体存储装置，该半导体存储装置具有：生成对应输入数据的奇偶数据的奇偶数据生成电路(parity data generating circuit)；存储所述输入数据的正规(normal)存储单元阵列；存储所述奇偶数据的奇偶存储单元阵列(paritymemory cell array)；锁存输入数据或从所述正规存储单元阵列读出的数据的正规数据锁存部；选择输入数据或所述奇偶数据并输出的输入选择电路；锁存所述输入选择电路的输出或从所述奇偶存储单元阵列读出的数据并输出的奇偶数据锁存部；以及使用在所述奇偶数据锁存部锁存的数据，对在所述正规数据锁存部锁存的数据进行错误检测，当检测出错误时进行纠错并将所获得的结果输出的纠错电路(error correction circuit)。所述半导体存储装置构成为能够将所述奇偶数据锁存部的输出向该半导体存储装置的外部输出。
根据本发明，因为能够向纠错回路提供来自正规数据锁存部的输入数据和来自奇偶数据锁存部的奇偶数据，所以能够在不被正规存储单元阵列及奇偶存储单元阵列影响的情况下对纠错电路进行检查。还有，因为从奇偶数据锁存部输出由奇偶数据生成电路所生成的奇偶数据，所以能够在不受奇偶存储单元阵列影响的情况下对奇偶数据生成电路进行检查。
(发明的效果)
根据本发明，不管是否存在不良存储单元，都能够正确地进行纠错电路及奇偶数据生成电路的检查。特别是在不仅能对软错误等暂时产生的错误进行校正而且还以允许在存储单元阵列中包含物理不良并可进行纠错为前提所构成的半导体存储装置中，能够使品质及成品率得以提高。
附图说明
图1是表示第一实施方式所涉及的半导体存储装置的构成的方块图。
图2是表示图1的正规数据锁存部及写缓冲器(write buffer)的构成示例的电路图。
图3是表示第二实施方式所涉及的半导体存储装置的构成的方块图。
图4是表示图3的开关电路、正规数据锁存电路及写缓冲器的构成示例的电路图。
(符号说明)
12                正规存储单元阵列
14                奇偶存储单元阵列
16、216           正规数据锁存部
18、218           奇偶数据锁存部
22、24、222、224  写缓冲器
26                纠错电路
28                奇偶数据生成电路
32                输入选择电路
34                写控制电路
36                输出选择电路
100、200          半导体存储装置
246、248          开关电路
具体实施方式
下面，一边参照附图，一边关于本发明的实施方式进行说明。
(第一实施方式)
图1是表示第一实施方式所涉及的半导体存储装置100的构成的方块图。图1的半导体存储装置100具有纠错功能，该半导体存储装置包括：正规存储单元阵列12、奇偶存储单元阵列14、正规数据锁存部16、奇偶数据锁存部18、作为写入控制电路的写缓冲器22和24、纠错电路26、奇偶数据生成电路28、输入选择电路32、写控制电路34、输出选择电路36以及“或”门(OR gate)38。正规存储单元阵列12及奇偶存储单元阵列14分别具有多个存储单元。存储单元是例如SRAM(static random-accessmemory，静态随机存取存储)单元。输入数据DI被从图1的半导体存储装置100的外部输入到端子2。
-通常动作时-
首先，关于图1的半导体存储装置100的通常动作进行说明。写动作的进行如下所示。
按照外部提供的写命令所生成的写允许信号(write enable signal)WE被输入写控制电路34。写控制电路34使写控制信号NWC及PWC成为使能(enable)状态。奇偶数据生成电路28生成对应输入数据DI的奇偶数据PR并输出。
正规数据用的写缓冲器22将输入数据DI向正规数据锁存部16输出。输入选择电路32选择奇偶数据生成电路28所输出的奇偶数据PR，并向奇偶数据用的写缓冲器24输出。写缓冲器24将输入选择电路32的输出PI向奇偶数据锁存部18输出。
正规数据锁存部16暂时锁存输入数据DI。奇偶数据锁存部18锁存输入选择电路32的输出PI(奇偶数据)。正规数据锁存部16及奇偶数据锁存部18将锁存的数据写入正规存储单元阵列12及奇偶存储单元阵列14。如上所述，写动作结束。
读动作的进行如下所示。按照外部提供的读命令，正规数据锁存部16及奇偶数据锁存部18分别从正规存储单元阵列12及奇偶存储单元阵列14读出数据后加以锁存，并向纠错电路26输出。
纠错电路26使用在奇偶数据锁存部18锁存的数据，对在正规数据锁存部16锁存的数据进行错误检测。当检测出错误时，纠错电路26使用在奇偶数据锁存部18锁存的数据，对在正规数据锁存部16锁存的数据进行纠错，并将所获得的校正后的数据向输出选择电路36输出。输出选择电路36按照奇偶电路检查信号PCI，选择纠错电路26的输出，并作为输出数据DO进行输出。输出数据DO从端子4向图1的半导体存储装置100的外部输出。如上所述，读动作结束。
图2是表示图1的正规数据锁存部16及写缓冲器22的构成示例的电路图。正规数据锁存部16具有数据锁存电路16A，数据锁存电路16A包括放大器52、PMOS晶体管53、NMOS晶体管54、反相器(inverter)55、缓冲器56、预充电电路(precharge circuit)57以及门(gate)58、59。
正规数据锁存部16包括n个(n为2以上的整数)与数据锁存电路16A具有相同构成的电路。写缓冲器22包括n个与缓冲器22A具有相同构成的电路。在此，作为示例，对处理正规数据锁存部16及写缓冲器22的输入/输出数据中的一位(one bit)的数据锁存电路16A及缓冲器22A进行说明。在与数据锁存电路16A及缓冲器22A具有相同构成的电路中，除了以对应各自电路的不同的位(bit)作为处理对象以外，其余的处理方法均与数据锁存电路16A及缓冲器22A相同。
首先，在没有进行动作时(处于待机状态时)，数据锁存允许信号LE及数据锁存信号LF为低电位(low potential)“L”，信号RAP为高电位“H”，信号RAN为“L”。由于PMOS晶体管53及NMOS晶体管54断开(OFF)，所以放大器52不进行动作。因为预充电信号LP成为使能状态(“H”)，所以预充电电路57的所有晶体管接通(ON)。在与正规存储单元阵列12之间进行数据DNL[0]传输的位线DL、/DL被预充电到电位VDD/2。
在写动作时，数据锁存电路16A进行下记所示动作。首先，预充电信号LP成为禁止(disenable)状态(“L”)，预充电电路57停止。还有，由于数据锁存允许信号LE成为“H”，信号RAP成为“L”，信号RAN成为“H”，所以放大器52作为放大器及锁存电路进行动作。
然后，按照写允许信号WE，写控制电路34使写控制信号NWC成为使能状态，所以缓冲器22A将输入数据DI[0]向数据锁存电路16A输出，放大器52锁存来自外部的输入数据DI[0]。锁存的数据被写入正规存储单元阵列12。在此，有必要使缓冲器22A的驱动能力高于放大器52的驱动能力。
一旦向存储单元阵列12的写动作结束，则使数据锁存允许信号LE成为禁止状态(“L”)，使预充电信号LP成为使能状态(“H”)。预充电电路57再次对位线DL、/DL进行预充电。
在读动作时，数据锁存电路16A进行如下所述的动作。首先，按照读命令，预充电信号LP成为禁止状态(“L”)。然后，来自存储单元的数据被传输给DL及/DL。当充分进行了数据传输后，通过使数据锁存允许信号LE成为使能状态(“H”)，从而放大器52作为为了进行读出所使用的放大器及锁存电路而进行动作，并将从存储单元读出的数据作为数据DND[0](信号DD或信号DD、/DD所表示的差动信号)向纠错电路26输出。
一旦读动作结束，则使数据锁存允许信号LE成为禁止状态(“L”)，使预充电信号LP成为使能状态(“H”)。预充电电路57再次对位线DL、/DL进行预充电。
这样一来，正规数据锁存部16进行双向锁存，即：进行写数据及读出数据的锁存。
奇偶数据锁存部18包括m个(m为2以上的整数)与数据锁存电路16A具有相同构成的电路，且该m个电路中包含数据锁存电路18A。写缓冲器24包括m个与缓冲器22A具有相同构成的电路，且在该m个电路中包含缓冲器24A。
奇偶数据锁存部18除了用数据DPL、DPD及写缓冲器24的输出取代数据DNL、DND及写缓冲器22的输出来进行处理以外，其余均与正规数据锁存部16相同。还有，写缓冲器24除了用输入选择电路32的输出PI及写控制信号PWC取代输入信号DI及写控制信号NWC来进行处理以外，其余均与写缓冲器22相同，所以省略关于奇偶数据锁存部18及写缓冲器24的详细说明。
-纠错电路检查时-
图1的半导体存储装置100通过使纠错电路检查信号ECI成为使能状态(“H”)而被设定成纠错电路检查模式。因为数据锁存信号LF成为“H”，所以预充电电路57不进行动作，而放大器52进行动作，正规数据锁存部16及奇偶数据锁存部18通常作为锁存电路继续进行锁存动作。此时，输入选择电路32选择来自外部的输入数据DI并输出。还有，为了将输入数据DI写入正规数据锁存部16，正规/奇偶写选择信号NPSEL指示应该选择正规数据锁存部16。
然后，根据外部输入的写命令，进行写动作。按照写允许信号WE、纠错电路检查信号ECI以及正规/奇偶写控制信号NPSEL的逻辑值，写控制电路34仅使写控制信号NWC成为使能状态，从而使写缓冲器22有效。由于该动作，而使得仅在正规数据锁存部16写入了输入数据DI。
其次，为了向奇偶数据锁存部18进行写入，正规/奇偶写选择信号NPSEL指示应该选择奇偶数据锁存部18。然后根据外部输入的写命令，而进行写动作。按照写允许信号WE、纠错电路检查信号ECI以及正规/奇偶写控制信号NPSEL的逻辑值，写控制电路34仅使写控制信号PWC成为使能状态，从而使写缓冲器24有效。由于该动作，而使得仅在奇偶数据锁存部18写入了输入数据DI。
由上所述，能够将任意的外部数据写入正规数据锁存部16及奇偶数据锁存部18。在正规存储单元阵列12及奇偶存储单元阵列14也写入了相同的数据。
其次，从外部输入了读命令。虽然正规数据锁存部16及奇偶数据锁存部18在通常动作时为了能够锁存来自存储单元的数据而有必要在从存储单元读出数据的期间进行预充电，不过在纠错电路检查时通常作为锁存电路进行动作。由此，正规数据锁存部16及奇偶数据锁存部18在不被从存储单元读出的数据影响的情况下保持上一次锁存的数据。也就是，在正规数据锁存部16及奇偶数据锁存部18中保持在向它们进行写动作时的输入数据DI。
这些被保持在正规数据锁存部16及奇偶数据锁存部18的数据作为数据DND、DPD向纠错电路26输出。纠错电路26根据数据DND、DPD进行错误检测，当检测出错误时进而进行纠错，并将所获得的结果向输出选择电路36输出。输出选择电路36选择纠错电路26的输出后进行输出。
根据向正规数据锁存部16输入的输入数据、以及向奇偶数据锁存部18输入的输入数据，可以获知作为纠错电路26的输出所应得到的预期值。因此，通过将实际从纠错电路26输出的值和预期值进行比较，从而不管是否存在不良存储单元都能够对纠错电路本身进行检查。
此外，在向正规数据锁存部16进行写入的动作、和向奇偶数据锁存部18进行写入的动作中，无论先进行哪一个动作都可以。
-奇偶数据生成电路检查时-
图1的半导体存储装置100通过使奇偶电路检查信号PCI成为使能状态(“H”)而被设定成奇偶电路检查模式。因为数据锁存信号LF成为“H”，所以预充电电路57不进行动作，而放大器52进行动作，正规数据锁存部16及奇偶数据锁存部18通常作为锁存电路继续进行锁存动作。此时，输入选择电路32选择奇偶数据生成电路28输出的奇偶数据PR后进行输出。
然后，根据从外部输入的写命令，进行写动作。按照写允许信号WE、纠错电路检查信号ECI以及正规/奇偶写控制信号NPSEL的逻辑值，写控制电路34使写控制信号PWC成为使能状态，从而使写缓冲器24有效。由于该动作，奇偶数据PR被写入奇偶数据锁存部18。在奇偶存储单元阵列14也写入了相同的数据。在此，因为不使用正规数据锁存部16的数据，所以写缓冲器22可以是有效/无效状态中的任一状态。
然后，从外部输入了读命令。在奇偶数据生成电路检查时，也如上述所示，奇偶数据锁存部18通常作为锁存电路进行动作。由此，奇偶数据锁存部18在不被从存储单元读出的数据影响的情况下保持上一次锁存的数据。也就是，在奇偶数据锁存部18中保持有奇偶数据PR。
保持在奇偶数据锁存部18的数据作为数据DPD向输出选择电路36输出。输出选择电路36按照奇偶电路检查信号PCI选择奇偶数据锁存部18的输出数据DPD后，作为输出数据DO进行输出。输出数据DO从端子4向图1的半导体存储装置100的外部输出。总之，如图1所示，奇偶数据锁存部18将锁存的数据DPD通过端子4向半导体存储装置100的外部输出。
根据向奇偶数据锁存部18输入的输入数据，可以获知作为奇偶数据所应得到的预期值。因此，通过将实际在奇偶数据生成电路28中生成并经由奇偶数据锁存部18而输出的奇偶数据和预期值之间进行比较，从而不管是否存在不良存储单元，都能够对奇偶数据生成电路本身进行检查。
(第二实施方式)
图3是表示第二实施方式所涉及的半导体存储装置200的构成的方块图。在图3的半导体存储装置200中，除了用正规数据锁存部216、奇偶数据锁存部218和作为写入控制电路的写缓冲器222、224来取代正规数据锁存部16、奇偶数据锁存部18以及写缓冲器22、24以外，其余均与图1的半导体存储装置100相同。正规数据锁存部216具有正规读出放大器(normal sense amplifier)列242、开关电路246和正规数据锁存电路262。奇偶数据锁存部218具有奇偶读出放大器列244、开关电路248和奇偶数据锁存电路264。
图4是表示图3的开关电路246、正规数据锁存电路262以及写缓冲器222的构成示例的电路图。正规数据锁存电路262具有数据锁存电路262A，数据锁存电路262A具有两个反相器，其中的一个反相器的输入与另一个反相器的输出相连接。
正规数据锁存电路262包括n个与数据锁存电路262A具有相同构成的电路。写缓冲器222包括n个与缓冲器222A具有相同构成的电路。开关电路246包括n个与开关246A具有相同构成的电路。
在此，作为示例，对处理正规数据锁存电路262、写缓冲器222及开关电路246的输入/输出数据中的一位的数据锁存电路262A、缓冲器222A及开关246A进行说明。在与数据锁存电路262A、缓冲器222A及开关246A具有相同构成的电路中，除了以对应各自电路的不同的位作为处理对象以外，其余的处理方法均与数据锁存电路262A、缓冲器222A及开关246A相同。
奇偶数据锁存电路264包括m个与数据锁存电路262A具有相同构成的电路，且在该m个电路中包含数据锁存电路264A。写缓冲器224包括m个与缓冲器222A具有相同构成的电路，且在该m个电路中包含缓冲器224A。开关电路248包括m个与开关246A具有相同构成的电路。
奇偶数据锁存电路264、写缓冲器224及开关电路248除了处理与它们分别对应的数据以外，其余均与正规数据锁存电路262、写缓冲器222及开关电路246相同。
-通常动作时-
在通常动作时，因为“或”门38输出的开关控制信号SC(与图1的数据锁存信号LF相同)是“L”，所以开关电路246、248的开关246A等经常为接通(ON)状态。由此，正规读出放大器列242和正规数据锁存电路262之间、以及奇偶读出放大器列244和奇偶数据锁存电路264之间成为导通状态。
在读动作时，正规读出放大器列242及奇偶读出放大器列244分别放大从正规存储单元阵列12及奇偶存储单元阵列14读出的数据并输出给开关电路246、248。数据锁存电路262A、264A等作为为了进行读出所使用的放大器及锁存电路而进行动作。写动作及读动作时的其它动作与第一实施方式相同。
在此，数据锁存电路262A、264A等因为没有必要放大所读出的数据，所以只要是图4所示的单纯的反相锁存电路(inverter latch circuit)即可。不过，有必要使正规读出放大器列242及奇偶读出放大器列244所具有的读出放大器的驱动能力大于数据锁存电路262A、264A等的驱动能力。也就是，有必要能够利用读出放大器来使数据锁存电路262A、264A等的数据反相。
-纠错电路检查时及奇偶数据生成电路检查时-
在检查纠错电路26时及检查奇偶数据生成电路28时，因为开关控制信号SC成为“H”，所以开关电路246、248断开。正规读出放大器列242和正规数据锁存电路262之间、以及奇偶读出放大器列244和奇偶数据锁存电路264之间成为非导通状态，从而被电气断开。由此，正规数据锁存电路262和奇偶数据锁存电路264的数据没有被读出放大器的输出所覆写(overwrite)。因此，与图1的半导体存储装置100相同，通过向正规数据锁存部216及奇偶数据锁存部218写入数据，从而不管是否存在不良存储单元，都能够进行纠错电路26和奇偶数据生成电路28的检查。总之，如图3所示，奇偶数据锁存电路264将锁存的数据PD通过端子4向半导体存储装置200的外部输出。
此外，开关电路246、248在检查纠错电路时及检查奇偶数据生成电路时没有必要总为断开状态。也就是，在写动作时开关电路246、248可以为接通状态，此时向读出放大器242、244及存储单元阵列12、14写入数据。仅在读动作时，才有必要使开关电路246、248成为断开状态。由此，能够防止来自不良存储单元的错误数据向正规数据锁存电路262和奇偶数据锁存电路264传输，从而能够实现对纠错电路26及奇偶数据生成电路28的正确检查。
在图1的半导体存储装置100中，因为数据锁存电路16A等的驱动能力通常比在对存储单元进行读出时的正规存储单元阵列12等的驱动能力大很多，所以数据锁存电路能够在不受存储单元数据影响的情况下继续保持已锁存的数据。由此，不需要设置使存储单元和数据锁存电路16A之间断开的开关。不过，数据锁存电路需要具有预充电功能。
在图3的半导体存储装置200中，因为数据锁存电路262A等的驱动能力小，所以由于读出放大器输出或来自存储单元的读出数据而造成数据锁存电路262A等的数据反相。因而，设置有使存储单元阵列或读出放大器、与数据锁存电路262A等之间电气断开的开关电路246、248。由此，能够防止数据锁存电路的数据被存储单元阵列或读出放大器的输出数据破坏。
(产业上的利用可能性)
如以上说明所示，因为本发明能够在不受存储单元阵列所具有的缺陷的影响下对纠错电路等进行检查，所以对于具有纠错功能的半导体存储装置等来说是有用的。

Claims (15)

1.一种半导体存储装置，其特征在于：
该半导体存储装置，具有：
奇偶数据生成电路，生成对应输入数据的奇偶数据，
正规存储单元阵列，存储所述输入数据，
奇偶存储单元阵列，存储所述奇偶数据，
正规数据锁存部，锁存输入数据或从所述正规存储单元阵列读出的数据，
输入选择电路，选择输入数据或所述奇偶数据并进行输出，
奇偶数据锁存部，锁存所述输入选择电路的输出或从所述奇偶存储单元阵列读出的数据并输出，以及
纠错电路，使用在所述奇偶数据锁存部锁存的数据，对在所述正规数据锁存部锁存的数据进行错误检测，当检测出错误时进行纠错，并将所获得的结果输出；
该半导体存储装置构成为能够将所述奇偶数据锁存部的输出向该半导体存储装置的外部输出。
2.根据权利要求1所述的半导体存储装置，其特征在于：
能够控制所述正规数据锁存部及所述奇偶数据锁存部是否进行锁存动作，该正规数据锁存部及该奇偶数据锁存部按照控制信号继续进行所述锁存动作。
3.根据权利要求1所述的半导体存储装置，其特征在于：
该半导体存储装置还包括写入控制电路，该写入控制电路控制是否将所述输入数据向所述正规数据锁存部输出，
所述正规数据锁存部通过所述写入控制电路接收所述输入数据。
4.根据权利要求1所述的半导体存储装置，其特征在于：
该半导体存储装置还包括写入控制电路，该写入控制电路控制是否将所述输入选择电路的输出向所述奇偶数据锁存部输出，
所述奇偶数据锁存部通过所述写入控制电路接收所述输入选择电路的输出。
5.根据权利要求1所述的半导体存储装置，其特征在于：
该半导体存储装置，还包括：
第一写入控制电路，控制是否将所述输入数据向所述正规数据锁存部输出，和
第二写入控制电路，控制是否将所述输入选择电路的输出向所述奇偶数据锁存部输出；
所述正规数据锁存部通过所述第一写入控制电路接收所述输入数据，
所述奇偶数据锁存部通过所述第二写入控制电路接收所述输入选择电路的输出。
6.根据权利要求5所述的半导体存储装置，其特征在于：
所述第一及第二写入控制电路在所述正规数据锁存部及奇偶数据锁存部进行锁存动作的期间对是否进行输出加以控制。
7.根据权利要求1所述的半导体存储装置，其特征在于：
该半导体存储装置还包括能够使所述正规存储单元阵列和所述正规数据锁存部之间、以及所述奇偶存储单元阵列和所述奇偶数据锁存部之间电气断开的电路。
8.根据权利要求1所述的半导体存储装置，其特征在于：
所述正规数据锁存部，具有：
正规数据锁存电路，进行锁存动作，和
正规读出放大器列，放大从所述正规存储单元阵列读出的数据；
所述奇偶数据锁存部，具有：
奇偶数据锁存电路，进行锁存动作，和
奇偶读出放大器列，放大从所述奇偶存储单元阵列读出的数据。
9.根据权利要求8所述的半导体存储装置，其特征在于：
所述正规数据锁存部还具有能够使所述正规读出放大器列和所述正规数据锁存电路之间电气断开的第一开关电路，
所述奇偶数据锁存部还具有能够使所述奇偶读出放大器列和所述奇偶数据锁存电路之间电气断开的第二开关电路。
10.根据权利要求9所述的半导体存储装置，其特征在于：
所述正规数据锁存电路及所述奇偶数据锁存电路也具有为了进行读出所使用的放大器的功能。
11.根据权利要求9所述的半导体存储装置，其特征在于：
所述第一及第二开关电路在通常动作时导通，在检查所述纠错电路时及检查所述奇偶数据生成电路时成为非导通。
12.根据权利要求1所述的半导体存储装置，其特征在于：
将所述纠错电路所输出的数据向该半导体存储装置的外部输出时所经由的端子，兼作将所述奇偶数据锁存部所锁存的数据向该半导体存储装置的外部输出时所经由的端子。
13.根据权利要求12所述的半导体存储装置，其特征在于：
该半导体存储装置还包括输出选择电路，该输出选择电路选择所述纠错电路的输出或在所述奇偶数据锁存部锁存的数据并进行输出。
14.根据权利要求1所述的半导体存储装置，其特征在于：
将输向所述正规数据锁存部的输入数据输入时所经由的端子，兼作将输向所述输入选择电路的输入数据输入时所经由的端子。
15.根据权利要求1所述的半导体存储装置，其特征在于：
所述正规存储单元阵列及奇偶存储单元阵列由多个静态随机存取存储单元构成。
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PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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