CN101388405A - 发光显示装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种发光显示装置及其制造方法，该发光显示装置包括：位于基底上的发光二极管和薄膜晶体管，发光二极管和薄膜晶体管彼此电连接；位于基底上的光电二极管，光电二极管包括彼此连接的本征区和P型掺杂区。

Description

发光显示装置及其制造方法
技术领域
本发明的实施例涉及一种发光显示装置及其制造方法。更具体地讲，本发明的实施例涉及一种具有光电二极管的发光显示装置及其制造方法。
背景技术
发光显示装置可以包括发射可见光的发光二极管(LED)来显示图像。然而，由于不管环境光的变化，LED都具有恒定的亮度值，所以LED会具有高功耗。因此，试图使用光电二极管(PD)来控制LED的亮度。PD可以根据光学吸收(例如，光强度)通过产生电子或空穴来将光能(例如，从LED发射的光或环境光)转换成电信号(例如，电流或电压)。
然而，发光显示装置中的传统PD可以包括位于用P型杂质掺杂的区域和用N型杂质掺杂的区域之间的本征区，即，PIN结构。在PD中使用P型杂质和N型杂质两者会需要使用多个掩模来形成PD。另外，会需要额外的掩模来形成具有P型杂质和N型杂质两者的PD和发光显示装置的薄膜晶体管(TFT)。因此，会增加发光显示装置的制造成本和制造工艺。
发明内容
因此，本发明的实施例提出一种发光显示装置及其制造方法，该发光显示装置及其制造方法基本克服了现有技术中的一个或多个不足和缺点。
因此，本发明实施例的特征提供了一种具有简化结构的PD的发光显示装置。
因此，本发明实施例的另一特征提供了一种具有增加了光灵敏度的PD的发光显示装置。
本发明实施例的又一特征提供了一种具有一个或多个上述特征的PD的发光显示装置的制造方法。
通过提供一种发光显示装置可以实现本发明的以上和其它特征及优点中的至少一个，所述发光显示装置包括：位于基底上的发光二极管和薄膜晶体管，发光二极管和薄膜晶体管彼此电连接；位于基底上的光电二极管，光电二极管包括彼此连接的本征区和P型掺杂区。所述发光显示装置还可以包括连接到光电二极管的本征区的第一金属电极和连接到光电二极管的P型掺杂区的第二金属电极，第一金属电极和第二金属电极之间具有空间。
光电二极管的本征区的上表面可以与第一金属电极和第二金属电极之间的空间叠置。所述薄膜晶体管可以是PMOS。光电二极管可以与薄膜晶体管分隔开。光电二极管和薄膜晶体管可以沿着与基底的平面平行的平面共面。光电二极管的P型掺杂区和本征区可以沿着与基底的平面平行的平面共面。P型掺杂区可以位于薄膜晶体管和本征区之间。所述发光显示装置还可以包括控制器，所述控制器被构造为根据从光电二极管输出的电信号控制施加到发光二极管的电压。光电二极管可以基本上由P型掺杂区和本征区组成。
还可以通过提供一种制造发光显示装置的方法来实现本发明的以上和其它特征及优点的至少一个，所述方法包括以下步骤：在基底上形成薄膜晶体管；在基底上形成光电二极管，所述光电二极管包括彼此连接的本征区和P型掺杂区；在基底上形成发光二极管，使得发光二极管和薄膜晶体管彼此电连接。
在基底上形成光电二极管和薄膜晶体管的步骤可以包括分别在基底上设置第一多晶硅层和第二多晶硅层。第一多晶硅层和第二多晶硅层可以共面。在基底上形成光电二极管和薄膜晶体管的步骤还可以包括用P型杂质掺杂第一多晶硅层的一侧和第二多晶硅层的两侧，从而在第一多晶硅层的一侧中形成P型掺杂区，并且在第二多晶硅层中形成源区和漏区。掺杂第一多晶硅层和第二多晶硅层的步骤可以包括利用单个掩模。掺杂第一多晶硅层和第二多晶硅层可以是同时的。所述方法还可以包括在基底上堆叠第一介电层和第二介电层，来覆盖第一多晶硅层和第二多晶硅层。所述方法还可以包括穿过第一介电层和第二介电层形成接触孔，使得第一电极和第二电极通过接触孔连接到光电二极管，并且源电极和漏电极通过接触孔连接到薄膜晶体管。
附图说明
通过参照附图详细描述本发明的示例性实施例，对本领域普通技术人员来说，本发明的以上和其它特征及优点将变得更加清楚，附图中：
图1示出了根据本发明示例性实施例的发光显示装置的局部剖视图；
图2A-图2D示出了根据本发明示例性实施例的制造发光显示装置的方法的顺序剖视图；
图3示出了根据本发明示例性实施例的PD的透视图；
图4示出了将传统PD的光灵敏度与根据本发明示例性实施例的PD的光灵敏度进行比较的曲线图。
具体实施方式
在下文中，现在将参照附图更充分地描述本发明的实施例，在附图中示出了本发明的示例性实施例。然而，本发明的方面可以以不同的形式实施，而不应该被理解为限于在此提出的实施例。相反，提供这些实施例，使得本公开将是彻底和完整的，并且将把本发明的范围充分传达给本领域技术人员。
在图中，为了示出的清晰，会夸大层、元件和区域的尺寸。还应该理解，当层或元件被称作“在”其它层、元件或基底“上”时，该层或元件可以直接位于其它层、元件或基底上，或者也可以存在中间层和/或中间元件。另外，应该理解，术语“在......上”可以仅是表示一个元件与其它元件垂直布置，也可以不表示垂直定位，例如，表示水平定位。此外，应该理解，当层或元件被称作“在”其它层或元件“下面”时，该层或元件可以直接在其它层或元件下面，或者也可以存在一个或多个中间层和/或中间元件。另外，还应该理解，当层或元件被称作“在”两层或两个元件“之间”时，该层或元件可以为在两层或两个元件之间的唯一层或元件，或者也可以存在一个或多个中间层和/或中间元件。相同的标号始终表示相同的元件。
如这里所使用的，表述“至少一个”、“一个或多个”和“和/或”是在操作上连续和不连续的开放式表达。例如，表述“A、B和C中的至少一个”、“A、B或C中的至少一个”、“A、B和C中的一个或多个”、“A、B或C中的一个或多个”以及“A、B和/或C”中的每个表述包含下面的意思：只有A；只有B；只有C；A和B；A和C；B和C；A、B和C三者。另外，除非用术语“由......组成”清楚地指出与它们的组合相反的意思，否则这些表述都是开放式的。例如，表述“A、B和C中的至少一个”也可以包括第n个构件，其中，n大于3，而表述“从由A、B和C组成的组中选择的至少一个”不包括第n个构件。
图1示出了根据本发明一个示例性实施例的发光显示装置的剖视图。参照图1，发光显示装置100可以包括位于基底110上的TFT 190和PD 120。发光显示装置100还可以包括位于基底110上的LED(未示出)，例如，有机发光二极管(OLED)。
TFT 190可以包括半导体层130、栅电极150以及源电极170a和漏电极170b。TFT 190的半导体层130可以包括源区132、漏区133以及位于源区132和漏区133之间的本征区131。半导体层130的源区132和漏区133均可以用具有基本相同的导电率的杂质进行掺杂。例如，源区132和漏区133均可以用P型杂质掺杂来形成P型TFT，即，PMOS。将源区132和漏区133形成为具有基本相同的导电率可以减少工艺过程中所需的掩模数量。例如，如果TFT 190是PMOS，则不使用单独的掩模来将N型杂质注入到半导体层130中，从而形成PMOS所需要的掩模数量会少于例如形成CMOS所需的掩模数量。因此，可以提高发光显示装置100的产量和产率。
缓冲层112可以设置在基底110和TFT 190之间，使得TFT 190的半导体层130可以形成在缓冲层112上。第一介电层140可以形成在缓冲层112上来覆盖半导体层130，即，半导体层130可以位于缓冲层112和第一介电层140之间。栅电极150可以在与半导体层130的本征区131对应的区域中形成在第一介电层140上。第二介电层160可以形成在第一介电层140上来覆盖栅电极150，即，栅电极150可以位于第一介电层140和第二介电层160之间。源电极170a和漏电极170b可以设置在第二介电层160上，使得源电极170a可以通过第一介电层140和第二介电层160中的接触孔连接到半导体层130的源区132，并且漏电极170b可以通过第一介电层140和第二介电层160中的接触孔连接到半导体层130的漏区133。
发光显示装置100还可以包括位于TFT 190上的第三介电层(未示出)，从而LED可以形成在第三介电层上。LED可以电连接到TFT 190。LED可以为任何适合的LED，例如，OLED。控制器可以被连接到LED，用于根据PD120输出的电信号(例如，电压信号)来控制LED的亮度。
发光显示装置100的PD 120可以电连接到LED，并且可以控制LED的亮度。例如，PD 120可以在发光显示装置100的非发光区域中位于基底110和LED之间。具体地讲，PD 120可以位于缓冲层112上，并且可以沿着x轴与TFT 190分隔开。更具体地讲，TFT 190的半导体层130和PD 120可以沿着与基底110平行的平面共面，例如，沿着x轴的水平面共面。例如，半导体层130和PD 120可以直接位于缓冲层112上。另外，半导体层130和PD 120可以由基本相同的材料(例如，多晶硅)形成。这样，通过在同一平面上，例如同时沉积彼此分隔开的两个多晶硅层来基本上简化PD 120和半导体层130的形成。
PD 120可以包括导电率与半导体层130的源区132和漏区133的导电率基本相同的单个杂质区。例如，PD 120可以包括P型杂质区。更具体地讲，PD 120可以包括P型掺杂区122、本征区121以及用于向本征区121施加电压的第一电极180a和用于向P型掺杂区122施加电压的第二电极180b。第一电极180a和第二电极180b可以为金属电极。因此，PD 120可以具有金属本征P+(MIP)结构。在MIP结构中，M表示第一电极180a和第二电极180b，I表示本征区121，P表示P型掺杂区122。
P型掺杂区122和本征区121可以沿着与基底110平行的平面共面，并且可以彼此连接。更具体地讲，PD 120的多晶硅层的一侧可以与半导体层130的多晶硅层同时掺杂有P型杂质，从而形成P型掺杂区122。PD 120的多晶硅层中没有掺杂P型杂质的一侧可以限定本征区121。
PD 120的P型掺杂区122可以形成在缓冲层112上，并且可以位于PD120的与TFT 190的半导体层130相邻的一侧上。更具体地讲，P型掺杂区122可以位于本征区121和TFT 190之间。因此，PD 120的P型掺杂区122可以不需要用于将P型杂质注入其中的单独的掩模，即，PD 120的P型掺杂区122可以通过用来形成半导体层130的掺杂区的掩模相同的掩模来形成。本征区121可以位于缓冲层112上并且与P型掺杂区122直接接触。因此，由于PD 120的水平结构，即，P型掺杂区122和本征区121位于基本相同的平面上，所以可以将发光显示装置100的厚度最小化。第一介电层140和第二介电层160可以位于PD 120上，从而第一电极180a和第二电极180b可以通过第一介电层140和第二介电层160中的接触孔分别电连接到本征区121和P型掺杂区122。
PD 120可以为用于将光学信号转换为电信号的半导体器件，PD 120的驱动方法如下。当通过第二电极180b向P型掺杂区122施加负(-)电压，同时通过第一电极180a向本征区121施加正(+)电压时，PD 120可以根据入射到本征区121上的光在本征区121内产生电子和空穴。通过相反的电场使得电流可以在本征区121内流动。
根据本发明实施例的PD 120可以仅包括P型掺杂区，即，可以不包括N型掺杂区，所以可以减少掺杂步骤和掩模的数量，从而简化PD 120的制造工艺。另外，PD 120可以形成为具有MIP结构，使得PD 120的光灵敏度可以高于例如具有PIN结构的PD的光灵敏度，因此，PD 120在控制LED的亮度方面可以具有增加的效率。下面将参照图4来更加详细地解释PD 120和具有PIN结构的PD之间的比较。应该注意，具有PIN结构的PD表示具有P型掺杂区、N型掺杂区以及位于P型掺杂区和N型掺杂区之间的本征区的PD。
因此，由于根据本发明实施例形成的发光显示装置通过所述PD改进了对LED的亮度控制，所以根据本发明实施例形成的发光显示装置可以具有降低了功耗的LED。另外，由于改进了PD 120的光灵敏度，所以可以用改进的精确度来测量环境光(即，发光显示装置100外部的光)，从而提供改进了显示特性的发光显示装置100。
图2A-图2D示出了根据本发明一个示例性实施例的发光显示装置100的制造方法的顺序剖视图。
参照图2A，缓冲层112可以形成在基底110上。图案化的第一多晶硅层120’和图案化的第二多晶硅层130’可以形成在缓冲层112的上表面上。第一多晶硅层120’和第二多晶硅层130’可以彼此分隔开。
参照图2B，可以使用单个掩模(未示出)来将P型杂质同时注入到第一多晶硅层120’的一侧和第二多晶硅层130’的两侧中，如图2B中用阴影部分所示出的。用P型杂质掺杂第一多晶硅层120’的一侧可以形成P型掺杂区122。用P型杂质掺杂第二多晶硅层130’的两侧可以形成源区132和漏区133。第一多晶硅层120’和第二多晶硅层130’中的未掺杂部分可以分别形成为PD 120的本征区121和半导体层130的本征区131。因此，第一多晶硅层120’可以形成为PD 120，第二多晶硅层130’可以形成为TFT 190的半导体层130。半导体层130的本征区131可以与源区132和漏区133之间的沟道区对应。
参照图2C，第一介电层140可以形成在缓冲层112上，从而覆盖半导体层130和PD 120。另外，栅电极150可以在与半导体层130的本征区131对应的区域中形成在第一介电层140上，即，栅电极150可以与本征区131叠置。
参照图2D，第二介电层160可以形成在第一介电层140上，从而覆盖栅电极150。接着，可以蚀刻第一介电层140和第二介电层160来形成穿过第一介电层140和第二介电层160的接触孔，以暴露半导体层130的源区132的上表面的一部分和漏区133的上表面的一部分以及PD 120的P型掺杂区122的上表面的一部分和本征区121上表面的一部分。源电极170a和漏电极170b可以分别通过接触孔连接到源区132和漏区133。第一电极180a和第二电极180b可以分别通过接触孔连接到本征区121和P型掺杂区122。
第一电极180a和第二电极180b可以沿着x轴彼此分隔开，从而形成使光透射到本征区121中的充足空间。更具体地讲，如图3中所示，PD 120的本征区121的一部分可以位于第一电极180a和第二电极180b之间，并且所述一部分可以占据本征区121的上表面的预定的表面面积，以提供透光率。例如，本征区121可以具有预定长度L(例如，大约4μm)和预定宽度W(例如，大约25,000μm)来形成暴露的表面面积，使得光可以入射到本征区121的位于第一电极180a和第二电极180b之间的上表面上。本征区121的长度L和宽度W可以根据PD 120的尺寸而改变。
图4示出了比较PIN PD和MIP PD的光灵敏度的曲线图。在图4中，X轴表示施加到PD的电压(V)，Y轴表示根据施加到PD的电压而变化的PD的反向电流(A)。每个PD形成为具有4μm的长度L和25,000μm的宽度W。通常，当对PD施加-0.5(V)至-2.0(V)的电压时测量PD的外部光。
对每个PD施加-5(V)至0(V)的电压，当PD上的电压在-5V至0V之间改变时测量PD的反向电流。通过每个PD来测量环境光。为了确定每个PD对光的灵敏度，测量灵敏度比率。灵敏度比率表示反向电流的ON/OFF状态之间的动态差。换而言之，灵敏度比率表示在基本相同的电压下OFF状态(即，当外部光是0Lux时经过PD的反向电流)和ON状态(即，当外部亮度大于0Lux时经过PD的反向电流)之间的差。0Lux的外部亮度表示基本上没有光的黑暗环境，采用1000 Lux作为大于0 Lux的外部亮度。如果PD的灵敏度比率高，则PD被确定为对光具有增加的灵敏度。例如，反向电流的ON/OFF状态之间的灵敏度比率越高表示对光的灵敏度越高。
如图4中所示，MIP PD显示出比NIP PD的灵敏度比率高的灵敏度比率，即，在图4中的用双头箭头表示的两条曲线之间MIP PD表现出更高的反向电流比率。更具体地讲，如图4中所示，在从大约(-0.5)V到大约(-2.0)V变化的电压下，PIN PD的灵敏度比率是大约1-1.5个数量级(v/十进制)，而在相同的电压范围内，MIP PD的灵敏度比率是大约1.2-1.8个数量级。这样，MIP PD可以具有更高的灵敏度比例，即，高出大约0.2至大约0.5个数量级。这里，1个数量级表示10-1(A)，2个数量级表示10-2(A)。另外，由于MIP PD对光的敏感度增加，所以MIP PD在测量环境光时显示出更好的准确性。
根据本发明实施例的PD(例如，MIP二极管)的优点在于可以表现出比PIN二极管更高的光灵敏度。因此，通过该PD测量环境光可以具有增加的准确度。结果，由于MIP二极管具有比PIN二极管更高的灵敏度比率，所以MIP二极管可以具有优良的对光的灵敏度。更具体地讲，通过将PD形成为具有MIP结构可以提高PD的灵敏度。因此，通过利用该PD更加有效地检测发光显示装置的环境光，可以根据外部光来控制LED的亮度。另外，通过将在半导体层的源区和漏区中使用的P型杂质掺杂到光电二极管的一侧，可以简化制造工艺。
已经在此公开了本发明的示例性实施例，尽管采用了特定术语，但是使用这些术语并且仅在总体上和描述性的含义上解释这些术语，并不出于限制性的目的来解释这些术语。因此，本领域普通技术人员应该理解，在不脱离由权利要求提出的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (17)

1、一种发光显示装置，包括：
位于基底上的发光二极管和薄膜晶体管，发光二极管和薄膜晶体管彼此电连接；
位于基底上的光电二极管，光电二极管包括彼此连接的本征区和P型掺杂区。
2、如权利要求1所述的发光显示装置，还包括连接到光电二极管的本征区的第一金属电极和连接到光电二极管的P型掺杂区的第二金属电极，第一金属电极和第二金属电极之间具有空间。
3、如权利要求2所述的发光显示装置，其中，光电二极管的本征区的上表面与第一金属电极和第二金属电极之间的空间叠置。
4、如权利要求1所述的发光显示装置，其中，薄膜晶体管是PMOS。
5、如权利要求1所述的发光显示装置，其中，光电二极管与薄膜晶体管分隔开。
6、如权利要求5所述的发光显示装置，其中，光电二极管和薄膜晶体管沿着与基底的平面平行的平面共面。
7、如权利要求5所述的发光显示装置，其中，光电二极管的P型掺杂区和本征区沿着与基底的平面平行的平面共面。
8、如权利要求7所述的发光显示装置，其中，P型掺杂区位于薄膜晶体管和本征区之间。
9、如权利要求1所述的发光显示装置，其中，光电二极管基本上由P型掺杂区和本征区组成。
10、一种制造发光显示装置的方法，所述方法包括以下步骤：
在基底上形成薄膜晶体管，
在基底上形成光电二极管，所述光电二极管包括彼此连接的本征区和P型掺杂区；
在基底上形成发光二极管，使得发光二极管和薄膜晶体管彼此电连接。
11、如权利要求10所述的方法，其中，在基底上形成光电二极管和薄膜晶体管的步骤包括分别在基底上设置第一多晶硅层和第二多晶硅层。
12、如权利要求11所述的方法，其中，第一多晶硅层和第二多晶硅层共面。
13、如权利要求11所述的方法，其中，在基底上形成光电二极管和薄膜晶体管的步骤还包括用P型杂质掺杂第一多晶硅层的一侧和第二多晶硅层的两侧，从而在第一多晶硅层的一侧中形成P型掺杂区，并且在第二多晶硅层中形成源区和漏区。
14、如权利要求13所述的方法，其中，掺杂第一多晶硅层和第二多晶硅层的步骤包括利用单个掩模。
15、如权利要求13所述的方法，其中，掺杂第一多晶硅层和第二多晶硅层是同时的。
16、如权利要求13所述的方法，还包括在基底上堆叠第一介电层和第二介电层，来覆盖第一多晶硅层和第二多晶硅层。
17、如权利要求16所述的方法，还包括穿过第一介电层和第二介电层形成接触孔，使得第一电极和第二电极通过接触孔连接到光电二极管，并且源电极和漏电极通过接触孔连接到薄膜晶体管。
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