CN101378021B - 半导体元件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体元件的制造方法。此方法包括在基底上形成栅极结构，其包括图案化栅介电层、图案化栅极导电层、顶盖层与间隙壁。接着，在栅极结构两侧的基底中形成第一凹槽与第二凹槽。然后，在第一凹槽与第二凹槽的底表面上形成保护层，然后，进行蚀刻工艺，使第一凹槽与第二凹槽向栅极结构的方向侧向扩口。其后，在第一凹槽与第二凹槽之中分别形成材料层。之后，分别于第一凹槽与第二凹槽的材料层中形成源极/漏极接触区。
Description
技术领域
本发明有关于一种集成电路及其制造方法，且特别有关于半导体元件及其制造方法。
背景技术
金属氧化物半导体晶体管是一种广泛使用于诸如是存储元件、影像传感器或是显示器等各种半导体元件的基本结构。典型的金属氧化物半导体晶体管包括氧化硅介电层、栅极导电层以及重掺杂源极/漏极接触区。随着线宽的缩减，半导体元件的尺寸缩小，典型的金属氧化物半导体晶体管因为栅极宽度缩减，使得其沟道长度也因而缩小。由于启始电压变小而次启始电流增加，因而衍生短沟道效应。另一方面，栅极宽度缩小之后，由于源极与漏极之间的电场增加，因而导致热载流子效应的产生。因此，沟道在接近漏极区之处会产生许多的载流子，造成电崩溃效应。为避免击穿现象，必须维持足够的沟道长度，如此，将使得所形成的金属氧化物半导体晶体管无法被应用。
解决上述问题的一种方法是采用轻掺杂漏极(LDD)的方式。轻掺杂漏极的方式是将接近沟道的源极/汲区的浓度降低，即形成轻掺杂漏极区，藉以减少源极与漏极之间电场增加所造成的热载流子效应。然而，由于轻掺杂漏极区的掺杂浓度低，因此，其电阻较高，造成沟道区的电子移动速率减小、元件的操作速度变慢，并且会导致消耗功率的增加。
利用沟道中机械应力(Mechanical-stress)的控制来改变电子与空穴在沟道中的移动速度，是一种可以增加晶体管的运作速度的方法。已知已有提出利用硅化锗(SiGe)外延等材料做为晶体管源极/漏极接触区的主要组成的技术。以硅化锗做为源极/漏极接触区的主要组成，与硅的材料特性相比较，由于锗具有较大的原子体积，可施予沟道压缩应力，因此以硅化锗形成源极/漏极接触区可增加空穴的迁移率(Mobility)，进而提升元件的效能。其典型的做法是将基底中预定形成源极/漏极接触区的基底部分利用单一的蚀刻工艺来移除，以形成凹槽，之后，再利用选择区域外延技术，在凹槽之中回填硅化锗。然而，单一的蚀刻工艺难以有效控制凹槽的深度与宽度，因此，最终形成的晶体管不是源极与漏极区之间的距离(即沟道长度)太长，就是源极与漏极接触区的结深度太深，无法符合所需。
发明内容
本发明提供一种半导体元件及其制造方法，可以有效缩减源极与漏极区之间的距离并能有效控制结深度。
本发明提出一种半导体元件的制造方法。此方法包括在基底上形成栅极结构，其包括图案化栅介电层、图案化栅极导电层、顶盖层与间隙壁。接着，进行第一蚀刻工艺，在栅极结构两侧的基底中形成第一凹槽与第二凹槽。然后，在第一凹槽与第二凹槽的底面上形成保护层。接着，进行第二蚀刻工艺，侧向蚀刻去除第一凹槽与第二凹槽侧壁的基底，使第一凹槽与第二凹槽向栅极结构的方向侧向扩口。其后，在第一凹槽与第二凹槽之中分别形成材料层。之后，分别于第一凹槽与第二凹槽的材料层中形成源极/漏极接触区。
依照本发明实施例所述，上述的半导体元件的制造方法中，还包括在进行第二蚀刻工艺之后，形成材料层之前，进行移除保护层的步骤。
依照本发明实施例所述，上述的半导体元件的制造方法中，第一蚀刻工艺包括各向同性蚀刻工艺或是各向异性蚀刻工艺。
依照本发明实施例所述，上述的半导体元件的制造方法中，第二蚀刻工艺包括各向同性蚀刻工艺或是各向异性蚀刻工艺。
依照本发明实施例所述，上述的半导体元件的制造方法中，第一蚀刻工艺包括各向异性蚀刻工艺；第二蚀刻工艺包括各向同性蚀刻工艺。
依照本发明实施例所述，上述的半导体元件的制造方法中，第二蚀刻工艺的方法与第一蚀刻工艺相同。
依照本发明实施例所述，上述的半导体元件的制造方法中，第二蚀刻工艺的方法与第一蚀刻工艺相异。
依照本发明实施例所述，上述的半导体元件的制造方法中，在进行形成材料层的步骤之前，还包括至少进行一次在第一凹槽与第二凹槽的底面形成另一层保护层，以及进行上述第二蚀刻工艺的步骤。
依照本发明实施例所述，上述的半导体元件的制造方法中，保护层包括氧化硅层、氮化硅层、氮氧化硅层或碳化硅层。
依照本发明实施例所述，上述的半导体元件的制造方法中，第一蚀刻步骤与第二蚀刻步骤是在不同的机台中进行。
依照本发明实施例所述，上述的半导体元件的制造方法中，当第一蚀刻工艺为干法蚀刻工艺时，保护层是在相同于进行第一蚀刻工艺的机台中临场形成。
依照本发明实施例所述，上述的半导体元件的制造方法中，当第二蚀刻工艺为干法蚀刻工艺时，保护层是在相同于进行第二蚀刻工艺的机台中临场形成。
依照本发明实施例所述，上述的半导体元件的制造方法中，当第一蚀刻工艺与第二蚀刻工艺均为干法蚀刻工艺时，形成保护层的步骤是在相同于进行第一蚀刻工艺的机台中临场进行，或是在相同于进行第二蚀刻工艺的机台中临场进行，抑或是与第一蚀刻工艺以及第二蚀刻工艺在同一机台中临场进行。
依照本发明实施例所述，上述的半导体元件的制造方法中，间隙壁包括补偿间隙壁。
依照本发明实施例所述，上述的半导体元件的制造方法中，间隙壁包括补偿间隙壁与第一间隙壁，其中补偿间隙壁位于图案化栅介电层与图案化栅极导电层的侧壁上；而第一间隙壁位于补偿间隙壁的外侧。
依照本发明实施例所述，上述的半导体元件的制造方法中，间隙壁包括补偿间隙壁、第一间隙壁与第二间隙壁。补偿间隙壁，位于图案化栅介电层与图案化栅极导电层的侧壁上。第二间隙壁位于补偿间隙壁的外侧。第一间隙壁位于补偿间隙壁与第二间隙壁之间。
依照本发明实施例所述，上述的半导体元件的制造方法中，侧向扩口后的第一凹槽与第二凹槽的边界与图案化栅极导电层的侧壁的距离为160±20埃。
依照本发明实施例所述，上述的半导体元件的制造方法中，还包括在图案化栅极导电层两侧的基底中分别形成源极/漏极延伸区。
依照本发明实施例所述，上述的半导体元件的制造方法中，材料层为半导体化合物层。
依照本发明实施例所述，上述的半导体元件的制造方法中，半导体化合物层的形成方法包括选择区域外延工艺。
依照本发明实施例所述，上述的半导体元件的制造方法中，半导体化合物层的材料包括硅化锗或碳化硅。
本发明提出一种半导体元件，其包括基底、图案化栅介电层、图案化栅极导电层、间隙壁、材料层与两源极/漏极接触区。基底具有第一凹槽与第二凹槽。图案化栅介电层，位于第一凹槽与第二凹槽之间的基底上。图案化栅极导电层，位于栅介电层上，图案化栅极导电层的侧壁与第一凹槽或第二凹槽边界的距离为160±20埃。材料层，位于第一凹槽与一第二凹槽之中。间隙壁，位于栅极导电层的侧壁，第一凹槽与第二凹槽分别经侧向扩口而伸入间隙壁的下方以致于间隙壁部分覆盖位于第一凹槽与第二凹槽之中的材料层。两源极/漏极接触区分别位于第一凹槽与第二凹槽的材料层之中。
依照本发明实施例所述，上述的半导体元件中，未被间隙壁覆盖的材料层相较于间隙壁下方的材料层，较突出于基底的表面。
依照本发明实施例所述，上述的半导体元件中，间隙壁为补偿间隙壁。
依照本发明实施例所述，上述的半导体元件中，间隙壁包括补偿间隙壁与第一间隙壁，其中补偿间隙壁位于图案化栅介电层与图案化栅极导电层的侧壁；第一间隙壁，位于补偿间隙壁的外侧。
依照本发明实施例所述，上述的半导体元件中，间隙壁包括补偿间隙壁、第一间隙壁与第二间隙壁。补偿间隙壁，位于图案化栅介电层与图案化栅极导电层的侧壁。第二间隙壁，位于补偿间隙壁的外侧。第一间隙壁位于补偿间隙壁与第二间隙壁之间。
依照本发明实施例所述，上述的半导体元件中，第一凹槽与第二凹槽中的材料层与基底的材料不同。
依照本发明实施例所述，上述的半导体元件中，材料层为半导体化合物层。
依照本发明实施例所述，上述的半导体元件中，半导体化合物层包括硅化锗外延层或碳化硅外延层。
依照本发明实施例所述，上述的半导体元件中，还包括二源极/漏极延伸区，分别位于图案化栅极导电层以及源极/漏极接触区之间的基底中。
本发明是以至少两个蚀刻工艺配合保护层的形成来形成源极/漏极接触区用的凹槽。由于，在两个蚀刻工艺之间所形成的保护层可以在相同的蚀刻机台中临场形成，因此其工艺非常简易。
本发明的半导体元件及其制造方法，可以有效缩减源极与漏极区之间的距离并能有效控制结深度。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合所附图，作详细说明如下。
附图说明
图1A至图5是依照本发明实例所绘示的一种半导体元件的制造流程剖面示意图，这其中，
图1B为是依照本发明实例所绘示的另一种半导体元件在工艺中的剖面示意图；
图1C为是依照本发明实例所绘示的又一种半导体元件在工艺中的的剖面示意图；
图1D为是依照本发明实例所绘示的又一种半导体元件在工艺中的的剖面示意图；和
图2B为是依照本发明实例所绘示的又一种半导体元件在工艺中的的剖面示意图。
【主要元件符号说明】
100：基底
101：栅极结构
101a：侧壁
102：隔离结构
104：栅介电层
106：栅极导电层
108：顶盖层
110、110a、110b、110c：间隙壁
122、124、132、134：凹槽
122a、124a：底面
126：保护层
132b、134b：边界
136：材料层
138、140：源极/漏极接触区
142：硅化金属层
144：位置
具体实施方式
请参照图1A，提供基底100，基底100的材料例如是半导体如硅，或是绝缘层上硅(SOI)。在一实施例中，基底100为具有p型掺杂的硅。在一实施例中，在基底100中还会再形成井区例如是n型井或/及p型井区(未绘示)。接着，在基底100中形成隔离结构102。隔离结构102的形成方法例如是浅沟槽隔离结构法。
然后，在基底100上形成栅极结构101。栅极结构101包括图案化的栅介电层104、图案化的栅极导电层106、图案化的顶盖层108与间隙壁110。栅介电层104的材料例如是氧化硅，形成的方法例如是热氧化法。栅极导电层106的材料包括以硅为主的材料，例如是掺杂硅、未掺杂硅、掺杂多晶硅或未掺杂多晶硅的其中之一。当栅极106的材料为掺杂硅或掺杂多晶硅时，在硅或多晶硅中的掺杂可以是n型掺杂，也可以是p型掺杂。顶盖层108的材料例如是氧化硅，形成的方法例如是化学气相沉积法。
之后，在栅极导电层106两侧的基底100中形成源极/漏极延伸区112、114，源极/漏极延伸区112、114的掺杂可以是n型或是p型。n型掺杂例如是磷或砷，p型掺杂例如为硼。源极/漏极延伸区112、114的形成方法可以经由离子注入法以形成之。
请继续参照图1A，在栅极导电层106的侧壁形成间隙壁110。间隙壁110的材料例如为氧化硅或是氮化硅。间隙壁110的厚度例如是410埃至450埃。在另一实施例中，间隙壁110也可以补偿间隙壁110a，如图1B所示。补偿间隙壁110a的材料例如是氧化硅。补偿间隙壁110a的厚度例如是50埃至60埃。在又一实施例中，间隙壁110是由补偿间隙壁110a与单层间隙壁110b所构成，如图1C所示。补偿间隙壁110a的材料例如为氧化硅。补偿间隙壁110a的厚度例如是50埃至60埃。间隙壁110b的材料可与补偿间隙壁相同或相异，例如为氧化硅或是氮化硅。间隙壁110b的厚度例如是150埃至200埃。补偿间隙壁110a与间隙壁110b的形状并不限于图中所绘示者，其也可以是其他的形状。请参照图1D，在又一实施例中，间隙壁110是由一补偿间隙壁110a与一双层间隙壁110b、110c所构成。补偿间隙壁110a的材料例如为氧化硅。补偿间隙壁110a的厚度例如是50埃至60埃。间隙壁110b的材料可与补偿间隙壁相同或相异，例如为氧化硅或是氮化硅。间隙壁110b的厚度例如是150埃至200埃。间隙壁110c的材料可与间隙壁110a的材料相同或相异，例如为氧化硅或是氮化硅。间隙壁110c的厚度例如是300埃至350埃。在一具体实例中，补偿间隙壁110a/间隙壁110b/间隙壁110c的材料为氧化硅/氮化硅/氧化硅。补偿间隙壁110a与间隙壁110a、110b的形状并不限于图中所绘示者，其也可以是其他的形状。
为方便说明，以下的步骤以图1A所绘示的间隙壁110来进行说明，然而其并非用以限制本发明。
之后，请参照图2A，以顶盖层108以及间隙壁110为掩模，进行第一蚀刻工艺，蚀刻栅极结构101两侧的基底100，以形成凹槽122与凹槽124。第一蚀刻工艺包括各向异性蚀刻工艺或是各向同性蚀刻工艺。
第一蚀刻工艺为各向异性蚀刻工艺时，其包括干法蚀刻工艺。在一实施例中，干法蚀刻工艺例如是等离子体蚀刻工艺，所通入的反应气体为氟烃，例如CF4以及CHF3，其流量分别为100sccm至125sccm；压力约为4毫托；温度为40℃；反应的时间为13秒。
第一蚀刻工艺为各向同性蚀刻工艺时，其例如是干法蚀刻工艺。在一实施例中，干法蚀刻工艺为等离子体蚀刻工艺，所通入的反应气体为NF3、O2、Cl2，且NF3/O2/Cl2的流量为30sccm/6sccm/50sccm；压力约为15毫托；功率约为750瓦；温度为40℃；反应的时间为13秒；偏压为0。
第一蚀刻工艺为各向同性蚀刻工艺时，也可以采用湿法蚀刻工艺。湿法蚀刻工艺的方法例如是以缓冲氧化物蚀刻溶液(BOE)做为蚀刻液。
在一实施例中，第一蚀刻工艺为各向异性蚀刻工艺，蚀刻气体实质上会纵向蚀刻基底100，使凹槽122与凹槽124沿着间隙壁110的外侧形成，如图2A所示。
在另一实施例中，请参照图2B，第一蚀刻工艺为各向同性蚀刻工艺，蚀刻气体实质上不仅会纵向蚀刻基底100，也会侧向蚀刻基底100，使得所形成的凹槽122与凹槽124底切至间隙壁110下方。
其后，请继续参照图2A，在凹槽122与凹槽124的底面122a、124a形成保护层126。保护层(protection layer)126包括氧化硅层、氮化硅层、氮氧化硅层或碳化硅层。在一实施例中，保护层126为氧化硅层，其形成的方法是在反应室中通入氧气与氩气，且氧气与氩气的流量分别为6sccm与200sccm；压力约为4毫托；温度约为40℃；反应的时间约为20秒。在一实施例中，保护层126为氮化硅层，其形成的方法是在反应室中通入含氮的气体如氮气与氩气，氮气与氩气的流量分别约为6sccm与200sccm；压力约为4毫托；温度约为40℃，反应的时间约为20秒。
之后，请参照图3，进行第二蚀刻工艺，侧向蚀刻去除凹槽122与凹槽124侧壁的基底100。由于凹槽122与凹槽124的底面122a、124a已被保护层126所覆盖(如图2所示)，因此，第二蚀刻工艺可以使得凹槽122与凹槽124向栅极结构101的方向侧向扩口，而形成凹槽132与凹槽134。在进行第二次的蚀刻工艺时，保护层126会保护凹槽132、134的底面。当保护层132的厚度足够厚时，在进行第二次蚀刻工艺完成之后，在凹槽132、134上还留有残留的保护层126，因此，凹槽132、134的深度可以维持不变。当保护层126的厚度较薄厚时，在进行第二次蚀刻工艺完成之后，在凹槽132、134上的保护层126会消蚀殆尽，甚至在凹槽132、134底面会有一部份的基底100被蚀刻去除，但是，仍可以减少纵向深度蚀刻的程度，达到扩口的目的。
第二蚀刻工艺的方法可与第一蚀刻工艺相同或相异。第二蚀刻工艺包括各向异性蚀刻工艺或是各向同性蚀刻工艺。第二蚀刻工艺为各向异性蚀刻工艺时，其例如是干法蚀刻工艺。在一实施例中，干法蚀刻工艺为等离子体蚀刻工艺，所通入的反应气体为NF3、O2、Cl2、Ar，且NF3/O2/Cl2/Ar的流量为50sccm/10sccm/80sccm/200sccm；压力约为15毫托；功率约为500瓦；温度约为40℃；反应的时间约为5秒；偏压为0。
第二蚀刻工艺的各向同性蚀刻工艺可以采用湿法蚀刻工艺。湿法蚀刻工艺的方法例如是以BOE做为蚀刻液。
上述第一蚀刻步骤与第二蚀刻步骤可以在相同的机台中进行或是在不同的机台中进行。当第一蚀刻步骤与第二蚀刻步骤是在相同的机台中进行时，保护层126可以在相同的机台中临场形成，或不同的机台中非临场形成。当第一蚀刻步骤与第二蚀刻步骤是在不同的机台中进行时，保护层126可以选择在相同于进行第一蚀刻步骤的机台中临场形成，或是选择在相同于进行第二蚀刻步骤的机台中临场形成，亦或在不同于进行第一蚀刻步骤与第二蚀刻步骤的机台中非临场形成。
在一实施例中，第一蚀刻步骤与第二蚀刻步骤是在不同的机台中进行，且第一蚀刻工艺为干法蚀刻工艺且第二蚀刻工艺为湿法蚀刻工艺，形成保护层126是在相同于进行该第一蚀刻工艺的机台中临场形成。
在另一实施例中，第一蚀刻步骤与第二蚀刻步骤是在不同的机台中进行，且第一蚀刻工艺为湿法蚀刻工艺且第二蚀刻工艺为干法蚀刻工艺，形成保护层126是在相同于进行第二蚀刻工艺的机台中临场形成。
在又一实施例中，第一蚀刻工艺与第二蚀刻工艺均为干法蚀刻工艺，形成保护层126的步骤是在相同于进行第一蚀刻工艺的机台中临场进行，或是在相同于进行第二蚀刻工艺的机台中临场进行，或是与第一蚀刻工艺以及第二蚀刻工艺在同一机台中临场进行或非临场进行。
在进行第二蚀刻工艺的过程中，保护层126也会被销蚀。若是第二蚀刻工艺完成之后，还有残留的保护层126，则再移除保护层126，使凹槽132、134裸露出来。移除保护层126的方法例如是干法蚀刻法。移除保护层126的步骤可以在相同于进行上述第二蚀刻步骤的机台中临场施行，或是在不同的机台中非临场施行。在一实施例中，栅极结构101的宽度W1为320±50埃；凹槽132与134的深度D为650±50埃；凹槽132与134的边界132b、134b与栅极结构101的侧壁101a之间的距离d为160±20埃。
之后，请参照图4，在凹槽132与134之中填入材料层136，并掺杂之以形成源极/漏极接触区138、140。材料层136的材料例如是硅或半导体化合物例如是硅化锗或是碳化硅，其形成的方法可以采用选择区域外延工艺，以形成硅外延层、硅化锗外延层或是碳化硅外延层。在一实施例中，凹槽132、134中的材料层136会突出于基底100的表面。更具体地说，凹槽132、134之中的材料层136中是从未被间隙壁110覆盖之处144开始突出于基底100的表面。或是，未被间隙壁110覆盖的部分或是被间隙壁110覆盖的部分均会突出于基底100的表面，但是，未被间隙壁110覆盖的部分相较于被间隙壁110覆盖的部分较突出于基底100的表面。这是因为在进行外延工艺时，间隙壁110下方的材料层136会因为间隙壁110的阻挡而限制其向上成长，而未被间隙壁110覆盖的材料层136，则因为没有间隙壁110的阻挡，因此其可向上成长而突出于基底100表面。
在材料层136中掺杂以形成源极/漏极接触区138、140的方法可以在形成材料层136时临场掺杂以形成，或是在材料层136形成之后，再通过离子注入工艺来形成。材料层136中的掺杂可以是n型或是p型。n型掺杂例如是磷或砷，p型掺杂例如为硼。在一实施例中，基底100为硅基底；材料层136为硅化锗；源极/漏极接触区138、140为p型掺杂。在另一实施例中，基底100为硅基底；材料层136为碳化硅；源极/漏极接触区138、140为n型掺杂。
之后，请参照图5，去除顶盖层108。去除顶盖层108的方法可以采用湿法蚀刻法例如是使用稀释的氢氟酸溶液。之后，在源极/漏极接触区138、140以及栅极导电层106上分别形成硅化金属层142，以降低其阻值。硅化金属层142包括耐火金属的硅化金属层，例如是镍、钴、钛、铜、钼、钽、钨、铒、锆、铂与这些金属的合金的硅化物的其中之一。
在以上的实施例中，是以形成一次的保护层并在形成保护层之后进行单一次的第二蚀刻工艺来说明的，然而，本发明并不限于此，亦可以重复进行多次的形成保护层与施行第二蚀刻工艺的步骤，使所形成的凹槽不会纵向深度蚀刻，或仅有少许纵向深度蚀刻，而可以再往栅极结构的方向侧向蚀刻扩口，直到最终的凹槽的边界可以达到所需即可。
本发明是以至少两次的蚀刻工艺，并在进行第二次的蚀刻工艺之前进行形成保护层的工艺。第一次的蚀刻工艺可以在栅极两侧的基底中形成预定深度的凹槽。保护层则是覆盖在第一次蚀刻工艺所形成的凹槽的底面，以在进行第二次的蚀刻工艺时，保护凹槽的底面。第二次的蚀刻工艺，则因为保护层的保护作用，因此，可以维持凹槽的深度或减少纵向蚀刻的程度，使第一次所形成的凹槽向栅极结构方向扩口。是以，本发明的方法可以确实依照需求有效控制凹槽的深度与宽度。故依照本发明的方法所形成的半导体元件，其可以使得两个凹槽之间的距离缩小，以通过两个凹槽之中所填入的材料层来增加应力，藉以改善元件的操作特性。
本发明实施例在形成凹槽的过程中，形成保护层的步骤非常简易，因此，本发明可以利用简易的步骤，达到控制凹槽深度与宽度的目的。
Claims (30)
1.一种半导体元件的制造方法，包括：
在基底上形成栅极结构，其包括图案化栅介电层、图案化栅极导电层、顶盖层与间隙壁；
进行第一蚀刻工艺，在该栅极结构两侧的该基底中形成第一凹槽与第二凹槽；
在该第一凹槽与该第二凹槽的底面上形成保护层；
进行第二蚀刻工艺，侧向蚀刻去除该第一凹槽与该第二凹槽侧壁的该基底，使该第一凹槽与该第二凹槽向该栅极结构的方向侧向扩口；
于该第一凹槽与该第二凹槽之中分别形成材料层；以及
分别于该第一凹槽与该第二凹槽的该材料层中形成源极/漏极接触区。
2.如权利要求1所述的半导体元件的制造方法，还包括在进行该第二蚀刻工艺之后，及形成该材料层之前，进行移除该保护层的步骤。
3.如权利要求1所述的半导体元件的制造方法，其中该第一蚀刻工艺包括各向同性蚀刻工艺或是各向异性蚀刻工艺。
4.如权利要求1所述的半导体元件的制造方法，其中该第二蚀刻工艺包括各向同性蚀刻工艺或是各向异性蚀刻工艺。
5.如权利要求1所述的半导体元件的制造方法，其中该第一蚀刻工艺包括各向异性蚀刻工艺；该第二蚀刻工艺包括各向同性蚀刻工艺。
6.如权利要求1所述的半导体元件的制造方法，其中该第二蚀刻工艺的方法与该第一蚀刻工艺的方法相同。
7.如权利要求1所述的半导体元件的制造方法，其中该第二蚀刻工艺的方法与该第一蚀刻工艺的方法相异。
8.如权利要求1所述的半导体元件的制造方法，其中在进行形成该材料层的步骤之前，还包括至少进行在该第一凹槽与该第二凹槽的底面上方形成另一层保护层以及进行上述第二蚀刻工艺的步骤。
9.如权利要求1所述的半导体元件的制造方法，其中该保护层包括氧化硅层、氮化硅层、氮氧化硅层或碳化硅层。
10.如权利要求1所述的半导体元件的制造方法，其中该第一蚀刻步骤与该第二蚀刻步骤是在不同的机台中进行。
11.如权利要求10所述的半导体元件的制造方法，其中当该第一蚀刻工艺为干法蚀刻工艺时，该保护层是在相同于进行该第一蚀刻工艺的机台中临场形成。
12.如权利要求10所述的半导体元件的制造方法，其中当该第二蚀刻工艺为干法蚀刻工艺时，该保护层是在相同于进行该第二蚀刻工艺的机台中临场形成。
13.如权利要求1所述的半导体元件的制造方法，其中当该第一蚀刻工艺与该第二蚀刻工艺均为干法蚀刻工艺时，形成该保护层的步骤是在相同于进行该第一蚀刻工艺的机台中临场进行，或是在相同于进行该第二蚀刻工艺的机台中临场进行，抑或是与该第一蚀刻工艺以及该第二蚀刻工艺在同一机台中临场进行。
14.如权利要求1所述的半导体元件的制造方法，其中该间隙壁包括补偿间隙壁。
15.如权利要求1所述的半导体元件的制造方法，其中该间隙壁包括：
补偿间隙壁，位于该图案化栅介电层与该图案化栅极导电层的侧壁上；以及
第一间隙壁，位于该补偿间隙壁的外侧。
16.如权利要求1所述的半导体元件的制造方法，其中该间隙壁包括：
补偿间隙壁，位于该图案化栅介电层与该图案化栅极导电层的侧壁上；
第一间隙壁；以及
第二间隙壁，位于该补偿间隙壁的外侧且该第一间隙壁位于该补偿间隙壁与该第二间隙壁之间。
17.如权利要求1所述的半导体元件的制造方法，其中侧向扩口后的该第一凹槽与该第二凹槽的边界与该图案化栅极导电层的侧壁的距离为160±20埃。
18.如权利要求1所述的半导体元件的制造方法，其中还包括在该图案化栅极导电层两侧的基底中分别形成源极/漏极延伸区。
19.如权利要求1所述的半导体元件的制造方法，其中该材料层为半导体化合物层。
20.如权利要求19所述的半导体元件的制造方法，其中该半导体化合物层的形成方法包括选择区域外延工艺。
21.如权利要求19所述的半导体元件的制造方法，其中该半导体化合物层的材料包括硅化锗或碳化硅。
22.一种半导体元件，包括：
基底，具有第一凹槽与第二凹槽；
图案化栅介电层，位于该第一凹槽与该第二凹槽之间的该基底上；
图案化栅极导电层，位于该栅介电层上，该图案化栅极导电层的侧壁与该第一凹槽或该第二凹槽一边界的距离为160±20埃；
材料层，位于该第一凹槽与该第二凹槽之中；
间隙壁，位于该栅极导电层的侧壁，该第一凹槽与该第二凹槽分别经侧向扩口而伸入该间隙壁的下方以致于该间隙壁部分覆盖位于该第一凹槽与该第二凹槽之中的该材料层；以及
二源极/漏极接触区，分别位于该第一凹槽与该第二凹槽的该材料层之中。
23.如权利要求22所述的半导体元件，其中未被该间隙壁覆盖的该材料层相较于该间隙壁下方的该材料层，较突出于该基底的表面。
24.如权利要求22所述的半导体元件，其中该间隙壁为补偿间隙壁。
25.如权利要求22所述的半导体元件，其中该间隙壁包括：
补偿间隙壁，位于该图案化栅介电层与该图案化栅极导电层的侧壁；以及
第一间隙壁，位于该补偿间隙壁的外侧。
26.如权利要求22所述的半导体元件，其中该间隙壁包括：
补偿间隙壁，位于该图案化栅介电层与该图案化栅极导电层的侧壁；
第一间隙壁；以及
第二间隙壁，位于该补偿间隙壁的外侧且该第一间隙壁位于该补偿间隙壁与该第二间隙壁之间。
27.如权利要求22所述的半导体元件，其中该第一凹槽与该第二凹槽中的该材料层与该基底的材料不同。
28.如权利要求27所述的半导体元件，其中该材料层为半导体化合物层。
29.如权利要求28所述的半导体元件，其中该半导体化合物层包括硅化锗外延层或碳化硅外延层。
30.如权利要求22所述的半导体元件，还包括二源极/漏极延伸区分别位于该图案化栅极导电层以及该源极/漏极接触区之间的该基底中。
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