CN101361050B - 数据传输装置和数据传输方法 - Google Patents

Abstract

包括具有存储区域不同的多个传输源(TS)的多个存储器件(10)和与传输源(TS)的数量相同的设定寄存器(40)，针对传输源(TS)的每一个，在设定寄存器(40)中保存传输源(TS)的DMA传输设定，DMA控制部(20)根据该设定寄存器(40)的设定值来进行数据传输控制。

Description

数据传输装置和数据传输方法

技术领域

本发明涉及视听(AV)数据的存储重播装置(记录重放装置)中的数据传输装置和数据传输方法。

背景技术

视听数据通过数字电视(DTV)广播而被接收、被存储在DVD和蓝光盘(BD)等介质上。

经过前处理而由DTV用系统LSI接收到的数据是称为传输流(TS：Transport Stream)的形态。DTV系统是MPEG-2系统，在MPEG-2系统中作为数据系列，除上述TS之外，还包括DVD使用的节目流(PS：Program Stream)，且还包括作为进行TS与PS的转换时的中间数据而被定位的打包基本流(PES：Packetized Elementary Stream)。它们最终被处理成为基本流(ES：Elementary Stream)。TS、PS、PES、ES具有固定的标准，分别具有不同的形式。在DTV和BD系统中，流解码器接收TS形式的数字数据流，在数字视频记录(DVR：DigitalVideo Record)中，流解码器接收PS形式的数字数据流，被分为音频信号(audio data)、视频信号(video)、文字信号(teletext data)这样的数据(AV数据)、以及密码和节目信息等的每个部分数据(section data)，通过存储控制器被传输到外部存储器内，并被暂时存储。对于这些被暂时存储的数据，部分数据由CPU的软件进行处理，AV数据被存储在其他器件内，或者根据来自于AV解码器(AVD)的请求而被从外部存储器传输到AVD并开始AV数据的解码处理。

对于流解码器中的处理的详细情况，例如文献中记载有多重化后的数字数据流的存储手段(参照专利文献1)。

以往，对流解码器、AVD和CPU进行单芯片化后的系统LSI已被人们所熟知。在这种系统LSI中，分别在流解码器和AVD中个别地额外设置数据暂时存储器(参照专利文献2的图1)。

此外，对于在AVD中的处理的详细情况，例如其他文献中记载有视频信号的水平垂直方向的放大处理(参照专利文献3)。

另一方面，由于不认可DTV、DVD、BD等AV数据以解密(decrypt)后的形式在以PCI、LAN、USB为代表的传输通路上进行传输，因此为了进行存储、复制等AV数据处理，需要加密解密的工作。为了加密解密而需要大容量的缓冲器，因此通常在外部具有存储器(参照专利文献4)。

为了有效使用外部存储器的带宽，使用大传输单位的直接存储器存取(DMA)传输是有效的。但是，一旦启动DMA传输后，若要重新对DMA传输进行设置，则必须等待正在进行中的DMA传输结束后，对传输参数进行设置。传输参数的设置会增加CPU负荷，当凑巧CPU的负荷较重而变得较慢时，数据传输效率会变得恶化。因此，为了能够在途中不停止DMA传输地转换多个DMA传输，还介绍了在DMA控制装置(DMAC)保持多个传输参数的方法(参照专利文献5)。

专利文献1：日本特开平9-275381号公报

专利文献2：日本特开2001-69106号公报

专利文献3：日本特开平11-355683号公报

专利文献4：日本特开平7-297855号公报

专利文献5：日本特开2001-306488号公报

发明内容

DTV的广播数据虽然传输率较低，但由于不知道数据是否被接收、紧急程度高，因此需要重复小传输单位的数据传输。此外，从DVD、BD输入的数据虽然传输率高，但由于在一定期间内传输一定量的数据，因此需要随时进行大传输单位的数据传输。

为了适宜地实现这些性质不同的数据传输，以往使每个输入输出接口保持多个传输参数，每个信道(channel)分别具有保持多个参数的DMAC。

但是，随着DMAC电路规模变大，必须随时对两个DMAC提供命令，因此软件处理会增加。并且，为了进行在近年来不断增加的HDD等大容量存储介质中存在的多个流的同时处理，接口已不只是一个，此外，在分别使用的存储区域也不必须是顺序的，因此以传输结束信号为契机，在CPU进行源信道的设定时，接口的读写操作必须以时间序列进行。

即，按时间序列进行读出/写入的属性、多个源的数据传输，CPU必须重复以往的步骤：等待被分配给一个传输源的DMAC的传输结束后，依次改变接下来的DMAC的设定，并按时间序列来变更传输参数设定。因此，最终在每个接口的传输转换时，会发生基于CPU的DMAC的停止重开处理，因此存在数据传输性能严重依赖于CPU性能这样的问题。

为解决上述问题，根据本发明，设置可同时进行数据通信的多个接口，该多个接口分别具有通过一个接口进行数据传输的多个传输源。而且，设置存储与上述传输源的每一个对应的DMA传输参数的设定寄存器，DMA控制部根据上述设定寄存器的值进行仲裁(arbitration)，通过上述多个接口暂时存储数据并将数据传输到外部存储器。优选上述设定寄存器包含外部存储器的地址跳过区域设定。

即使是通过一个接口与系统LSI连接的存储器件，当从CPU先行发出该存储器件中存储的多个数据的重播指令和向该存储器件的多个数据的存储指令时，若从该CPU的软件来看，也变成好像通过多个接口进行数据传输一样。

此外，根据本发明的其他观点，为设定寄存器的每个集合设置一个选择部，还设置将从这些选择部接收到的传输参数分割为DMA的一个传输指令单位并发送给DMA控制部的指令部。

另一方面，DMA控制部具有内部缓冲器、仲裁从指令部接收到的数据传输请求的裁决器、在被分割为由指令部发送的一个指令量的内部缓冲器的每个区域存储由裁决器仲裁后数据的缓冲队列、监视该缓冲队列的状态的状态机，该状态机具有数量与内部缓冲器的各区域的数量相同、且相互等值的子状态机即可。

本发明提供一种数据传输装置，其特征在于，当将M、N设为整数且设M≤N时，该数据传输装置包括：具有存储区域不同的N个传输源的M个存储器件；分别与上述存储器件相连接的M个接口；针对上述传输源的每一个来保存上述传输源的DMA传输设定的N个设定寄存器；以及根据上述N个设定寄存器的设定值来进行DMA传输控制的DMA控制部，上述DMA控制部还具有控制上述数据传输装置和外部存储器之间的接口的存储器IF，在上述N个设定寄存器中，具有在对上述存储器IF结束数据传输的时刻进行更新的指针和在对上述外部存储器结束数据传输的时刻进行更新的指针。

本发明还提供一种数据传输方法，当将M、N设为整数且设M≤N时，该数据传输方法为具有存储区域不同的N个传输源的M个存储器件与外部存储器之间的数据传输方法，其特征在于，包括：针对上述传输源的每一个，在N个设定寄存器中保存上述传输源的DMA传输设定的步骤；DMA控制部根据上述N个设定寄存器的设定值来进行DMA传输控制的步骤；对从某个传输源结束对控制与上述外部存储器之间的接口的存储器IF的数据传输的情况进行识别的步骤；在结束对上述存储器IF的数据传输的时刻，在指针更新暂时区域中存储表示已将数据写入到上述外部存储器的哪个位置的写入指针的步骤；关于上述一个传输源，将下一个数据传输请求发送给上述N个设定寄存器的步骤；识别被传输到上述存储器IF的数据已结束了向上述外部存储器的传输的情况的步骤；以及将存储在上述指针更新暂时区域中的值存储到上述写入指针中的步骤。

根据本发明，可以降低关于系统LSI和外部存储器的接口的无用的传输，也可以减轻CPU的负荷。

附图说明

图1是表示本发明的数据传输装置的结构例的框图。

图2是表示图1中DMA控制部的内部缓冲器使用例的示意图。

图3是表示图1中DMA控制部的详细结构例的框图。

图4是表示图3中读出系统DMAC的状态机详细结构例的框图。

图5的(a)～图5的(d)是表示基于图4的状态机的数据传输控制例的示意图。

图6是表示图1中DMA控制部的其他详细结构例的框图。

图7是表示图6中指针(pointer)控制装置的详细结构例的框图。

图8是表示图7的指针控制装置的运算算法的流程图。

图9是表示图7的指针控制装置的变形例的框图。

图10是表示使用图9的指针控制装置时的状态机工作的示意图。

图11是表示添加了DMA传输的暂时停止和停止解除功能的读出系统DMAC的结构例的框图。

图12是表示图11中的状态机工作的示意图。

图13是表示图11的变形例的框图。

图14是表示图13中的状态机工作的示意图。

图15是表示图1中指令部的运算算法的流程图。

符号说明

10M个存储器件 

15M个接口

20DMA控制部

21内部缓冲器

30外部存储器

40N个设定寄存器

41选择部

42指令部

50CPU

51专用处理器

61，71缓冲队列

62，72内部缓冲器

63，73裁决器

64，74状态机

81缓冲队列

82内部缓冲器

83，84裁决器

85缓冲队列判断装置

86状态机

87内部IF队列判断装置

88请求发生装置

89存储器IF指令裁决器

90存储器IF

100指针控制装置

101特殊指针运算器

102指针加法器

103外部指针

104内部指针

TS N个传输源

具体实施方式

下面，参照附图说明本发明的实施方式。

图1示出本发明的数据传输装置的结构例。在图1中，10是M个存储器件，15是M个接口(IF)，20是DMA控制部，30是外部存储器，40是N个设定寄存器，41是P个选择部，42是S个指令部，50是CPU，51是专用处理器。例如，除图1中的存储器件10和外部存储器30外，构成要素被搭载在一个系统LSI上。在此，M、N、P以及S均为整数，M≤N且S≤P≤N。

在图1的数据传输装置中，对外部存储器30进行DMA传输的DMA控制部20与包括数据量、传输率不同的N个传输源TS的M个存储器件(各自工作频率可以不同)10通过M个接口15而相连接，DMA控制部20从分别对应于N个传输源TS而设置的N个设定寄存器40接收传输参数来进行数据传输。设定寄存器40由用于一般的数据传输控制的CPU50和进行流控制等专用处理的专用处理器51进行控制。在以下说明中，将从N个传输源TS对外部存储器30发送数据的传输称为“写入”，将从外部存储器30对N个传输源TS发送数据的传输被称为“读出”。

根据图1的结构，N个设定寄存器40可分配给通过M个接口15而连接的M个存储器件10中的N个传输源TS的每一个，因此对于某个传输源TS，可以在其他的传输源TS的数据传输时间中吸收用于进行数据传输的存储器件10的查找时间等传输等待时间，从而谋求缩短来自多个存储器件10的数据传输所消耗的总时间。而且，由于可以在设定寄存器40内事先设定传输参数，因此也可以减轻CPU50的负荷。

另外，N个设定寄存器40被如下那样进行分组化。例如，集中为一对一地与通过一个接口15来进行传输的传输源组对应设置的设定寄存器组。对该每个组，使对来自N个设定寄存器40的传输参数进行选择的P个选择部41与设定寄存器40相连接，使将传输参数分割为1个DMA单位的传输指令的S个指令部42与P个选择部41相连接。但在没有选择部41介入的设定寄存器40上直接连接指令部42。

DMA控制部20从指令部42取得传输参数来进行DMA传输，并通过选择部41将更新后的传输参数写回设定寄存器40。由于具有这样的选择部41和指令部42，则可以省略N个设定寄存器40的每一个所需要的、用于相当于1个DMA单位的传输指令发送的运算部，因此具有削减电路规模和削减功耗的效果。

选择部41和指令部42的分配方式既可以是固定的，也可以根据外部设定来进行变更。

外部存储器30的读写对象的区域由设定寄存器40中的下述那样的指针进行指定。即为表示每个区域的读写起始地址的起始指针(SP)、表示每个区域的读写结束地址的结束指针(EP)、表示每个区域的写入地址的写入指针(WP)和表示每个区域的读出地址的读出指针(RP)。当在SP和EP之间所夹的区域中设置不进行读写的区域时，设定表示不进行读写的区域的起始地址的指针Dp1P和表示不进行读写的区域的结束地址的指针Dn1P。

指令部42从设定寄存器40接收Dp1P和Dn1P，当到达Dp1P附近时对传输指令进行分割并进行自动调整，以使接着的传输指令从Dn1P的下一个地址开始。这种不进行读写的区域也可以有多个。此时，通过由指令部42将被分割为1个DMA单位的每个传输的结束通知给专用处理器51，则可以使关于由专用处理器51所启动的DMA传输主要因素的外部存储器30的指针Dp1P、Dn1p、SP、EP动态可变。上述情况特别是在DVD、BD等的重播处理中，在对数据区域进行动态变更时是有效的。

并且，设定寄存器40可以分别分为读出专用和写入专用，其中的每一个可以与传输源TS一对一地进行分配。分配可以在M个存储器件10之间进行转换。此外，通过CPU50或专用处理器51作为读出/写入的转换设定部进行工作，则可以对于读出用、写入用都通用地使用设定寄存器40。

图2示出图1中DMA控制部20中的内部缓冲器的使用例。图2所示的内部缓冲器21可以根据若干模式来变更使用方法。该内部缓冲器21作为N个传输源TS的DMA传输用暂时缓冲器来对区域进行分配，但在某模式中，N个传输源TS共用全部缓冲器区域，按照接收到传输请求的顺序分配缓冲区域。此外，在其他的模式中，可以对N个传输源TS的每一个固定缓冲区域的分配。根据模式，每个区域的容量可以分别是可变的。通过采用这种缓冲器区域的分配方法，在前一种模式中，可以使传输源TS的总传输量增加。此外，在后一种模式中，可以确保预期的各传输源TS的数据传输性能。通过具有这些模式，能够实现高通用性的DMA控制。

图3示出图1中DMA控制部20的详细结构例。图3的DMA控制部20在内部具有写入(W)系统DMAC和读出(R)系统DMAC。各个DMAC在内部缓冲器62、72的基础上，还包括仲裁来自指令部42的DMA传输请求的裁决器63、73、与内部缓冲器62、72中的某固定的缓冲区域一对一地对应设置的缓冲队列61、71、以及监视各个状态的状态机64、74，其中，缓冲队列61、71的目的在于将从指令部42接收到的被切出为1个DMA单位的传输指令保持在上述某固定的每个缓冲区域内。在此，在写入系统DMAC中，内部缓冲器62包括m个缓冲区域，与此相对应，缓冲队列61具有m个队列区域。此外，在读出系统DMAC中，内部缓冲器72包括n个缓冲区域，与此相对应，缓冲队列71具有n个队列区域。在此，m和n均为整数。

本结构通过具有裁决器63、73，易于对因系统必要条件、存储介质而具有不同性质的传输源TS的DMA传输保证一定的性能，逐个内部缓冲器62、72的各区域地具有缓冲队列61、71的区域，由此通过在每个缓冲区域内保持从指令部42接收的被切出为1个DMA单位的传输指令，并由状态机64、74对其进行管理，则可以对每个缓冲区域的传输进行管理。因此，可以显著提高调试效率。除此之外，可以共用缓冲区域，因此具有可以进行高效率传输这样的效果。

图4示出图3中读出系统DMAC的状态机74的详细结构例。在此，特征为状态机74具有每个缓冲区域彼此完全等效的子状态机，可以由各个子状态机独立对缓冲区域进行控制，由此具有如下效果：上述M个接口15各自的传输请求可以共用相同的缓冲区域。在图4的例子中，内部缓冲器72由SRAM构成，作为n个子状态机的各个状态，存在IDLE、QUEO、REQO、SRAM这样的4种状态。IDLE状态是对应的SRAM区域的空闲状态。QUEO状态是对应的SRAM区域的指令接收结束后的使用预约状态。REQO状态是向外部存储器30发送接收到的指令后的数据等待接收状态。SRAM状态是在从外部存储器30接收到的数据对应的SRAM区域中的、等待向对应的接口15的数据传输结束的状态。当然，状态数可以根据系统必要条件进行增减。

图5的(a)～图5的(d)示出基于图4的状态机74的数据传输控制的例子。该例子是从信道0到信道5的6个接口15共用8个SRAM区域并以接收到传输请求的顺序来进行数据传输的例子。在图5的(a)中，2个区域是QUEO状态。在图5的(b)中，6个区域是SRAM状态。在图5的(c)中，2个区域成为IDLE状态，接着成为QUEO状态。4个区域是SRAM状态。在图5的(d)中，2个区域是QUEO状态，其他的2个区域是SRAM状态。如上所述，内部缓冲器72的SRAM区域可以被有效使用。

在图2中，固定选择关于内部缓冲器21的使用的多个模式中的任意一个，但也可以为图4的状态机74根据情况选择内部缓冲器72的使用模式。

图6示出图1中DMA控制部20的其他详细结构例。在图6中，81是缓冲队列，82是内部缓冲器，83和84是裁决器，85是缓冲队列判断装置，86是状态机，87是内部IF队列判断装置，88是请求发生装置，89是存储器IF指令裁决器，90是存储器IF，100是指针控制装置。

图6的DMA控制部20从分为写入(W)用和读出(R)用的裁决器83、84，通过缓冲队列判断装置85，向缓冲队列81发送传输指令。缓冲队列判断装置85判断来自裁决器83、84的传输请求，并发送传输指令至缓冲队列81。通过采用本结构，在内部缓冲器82使用SRAM时的缓冲区域的分配方法的自由度提高。例如，也易于使1个SRAM中混合存在写入用区域和读出用区域。因此，具有削减在用于保证因系统必要条件而发生变化的数据传输性能时所需要的缓冲器的电路规模和提高数据传输性能的效果。

内部IF队列判断装置87从写入系统的裁决器83接收数据传输请求，并且从状态机86接收内部缓冲器82的传输请求的排队状态信息，将基于两者的运算结果返回给缓冲队列判断装置85。所谓内部IF队列判断装置87的运算是在缓冲队列81中充分保持写入系统的传输指令而处于传输等待状态时，并且在产生了一定数量以上的写入系统的数据传输请求的情况下，通常谋求对确保为读出系统传输指令用的缓冲队列81分配写入系统的传输指令。因此而具有提高写入系统传输在紧急情况下的传输性能的效果。

请求发生装置88以及存储器IF指令裁决器89是设想存储器IF90连接在多个外部存储器30上的。请求发生装置88根据缓冲队列81中所排队的传输指令，选择是否向某个外部存储器30发送数据传输请求(Request)，然后发送请求。存储器IF指令裁决器89由k(k是整数)个裁决器构成，使得能够每个外部存储器30地分别仲裁产生的请求。请求发生装置88和存储器IF指令裁决器89之间的数据传输方法可以根据寄存器设定而进行转换。通过使用本结构，具有可与多个外部存储器30灵活对应的效果。

指针控制装置100取得从存储器IF指令裁决器89发送到存储器IF90的数据传输指令的传输结束信号，或得到用于表示指令已被接收的指令结束信号，并从缓冲队列81取得关于处理后的指令的指针的信息，将指针值写回N个设定寄存器40。

也可将存储器IF90外置于DMA控制装置20。在该情况下，图6中的存储器IF90被置换为存储器IF指令裁决器89和外部存储器IF之间的用于接口的电路块。

图7示出图6中指针控制装置100的详细结构例。指针控制装置100由特殊指针运算器101、指针加法器102、外部指针103和内部指针104构成。特殊指针运算器101以传输结束信号为触发(trigger)，将接着根据所指示的算法运算出的结果发送至外部指针103。指针加法器102以传输结束信号或指令结束信号为触发，将对RP和Tsz进行加法运算后的结果返回给内部指针104。在此，RP是上述的读取指针，Tsz是进入缓冲队列81并发送给存储器IF90的数据传输长度。内部指针104和外部指针103以传输结束信号或者指令结束信号为触发，将运算出的数据发送给N个设定寄存器40。在此，将能够从CPU50读出的WP/RP的值表示为WdP/RdP。

图8示出图7中指针控制装置100的运算算法。在步骤S 11中，对RP和Dn1P的大小进行比较，当RP小时，成为将外部存储器30上的实际读出位置发送至外部指针103的数据，当RP大时，进入步骤S 12。并且，在某模式下，将外部存储器30上的实际读出位置发送给外部指针103，而在另一种模式下，将从外部存储器30的实际读出位置减去不进行读写的范围的长度后的值发送至外部指针103。根据这种结构，不需要软件对外部存储器30的使用范围进行识别，减少了进行传输开始命令的设定次数，具有提升软件性能的效果。图8是不进行读写的区域为1个的情况下的例子，在不进行读写的区域为2个以上的情况下，也可以通过扩展同样的算法来进行应对。

图9示出图7的指针控制装置100的变形例，图10示出使用了图9的指针控制装置100时的状态机86的工作。在此，内部指针104还具有数据保持功能。指令部42在接收到最初的传输开始命令的时刻以外，不是从N个设定寄存器40，而是从内部指针104接收下一地址。另外，内部指针104的更新定时依赖于系统，可以使用表示缓冲队列81中的指令的排队结束的指令存储结束信号、或者指令结束信号、或者表示在内部缓冲器82结束了取得发送指令量的数据的数据存储结束信号、或者传输结束信号的某一个来进行更新。通过使用本结构，外部指针103以传输结束信号而被更新，但在内部指针104使用传输结束信号以外的触发而进行更新的情况下，内部指针104被早于传输结束信号地进行更新，因此指令部42可以在实际的数据传输结束前进行工作，所以具有缩短数据传输反应时间的优异效果。

可以具有对图6中存储器IF90结束数据传输时所更新的指针、和在储器IF90结束外部存储器30的数据传输的时刻所更新指针这2种指针，分别与设定寄存器40相对应进行设置，这些指针可以从上述CPU50以及专用处理器51进行读出。或者，也可以在向存储器IF90的数据传输结束后，将向外部存储器30的数据传输已结束的消息通知给专用处理器51，专用处理器51对指针进行更新管理。通过进行这种指针管理，能够实现对外部存储器30的数据传输指令的先行发送，具有提高数据传输性能的效果。

图11示出添加了DMA传输的暂时停止和停止解除功能的读出系统DMAC的结构例，图12示出图11中的状态机86的工作。在状态机86的每个缓冲区域的状态中分别添加STOP状态，通过N个设定寄存器40使状态变化。当成为STOP状态时，来自接收命令后的DMA源的传输成为暂时停止状态。当从N个设定寄存器40接收到表示解除命令的指令时，解除STOP状态。从STOP状态复原时，在本例中转变为原来的状态。当请求发生装置88成为STOP状态时，停止向存储器IF90的指令产生。通过使用本结构，可以在暂时停止后变更指针的值，因此具有变更软件执行必要条件情况下的等待时间减少的效果。

图13示出图11的变形例，图14示出图13中的状态机86的工作。在图11和图12的例子中，每个缓冲区域具有STOP状态，但在图13和图14的例子中特征在于具有与传输组的数量相同的数量的STOP状态，并且每个缓冲器区域的状态独立进行动作。成为STOP状态的传输源由裁决器84阻断向缓冲队列判断装置85的传输请求，DMA传输停止。因此，与在图11和图12的例子相比，可以解放缓冲区域，因此具有提高停止的DMA以外DMA传输效率的效果。

图11～图14中的停止控制也能够以如下模式来实现，该模式以可由图6中的存储器IF指令裁决器89检测的传输结束信号为触发，每一个指令或者每固定数量的多个指令地进行自动停止。

图15示出图1中的指令部42的运算算法的详细例。指令部42接收由图1中的N个设定寄存器40所设定的外部存储器30的指针Dp1P、Dn1P、SP、EP、WP、RP、传输数据长度Csz、传输开始命令，接着根据指示的算法，将缓冲队列81中存储的发送给存储器IF90的数据传输长度Tsz和数据传输开始地址Tad作为指令，进行继续发送。图15中以WP为例子，但关于RP也可同样进行控制。

首先，在步骤S01中，判断Csz小于还是大于被分割为1个DMA单位的传输单位的基本数据长度CTsz，当大于时则选择CTsz后从Csz减去CTsz，当小于时则选择Csz后使Csz成为0。接着，在S02中，对WP大于还是小于Dp1P进行判断。小于时由步骤S030进一步进行判断，大于时由步骤S031进一步进行判断。在步骤S030中，对在步骤S01中选择的数据长度BTsz大于还是小于Dp1P-WP进行判断，大于时，指令被分为2次并如下那样进行发送。(1)Tsz：Dp1P-WP、Tad：WP，(2)Tsz：从在步骤S01选择的数据长度BTsz减去(1)中发送结束的Tsz、Tad：Dn1P，小于时，Tsz：在步骤S01选择的数据长度BTsz、Tad：WP。另外，在步骤S031中，对在步骤S01选择的数据长度BTsz大于还是小于EP-WP进行判断，大于时，指令被分为2次并如下那样进行发送。(1)Tsz：EP-WP、Tad：WP，(2)Tsz：从在步骤S01选择的数据长度BTsz减去在(1)中发送结束的Tsz、Tad：SP，小于时，Tsz：在步骤S01选择的数据长度BTsz、Tad：WP。并且，最后在步骤S04中，判断Csz是否残余，未残余时传输结束，残余时重复步骤S01～S04的处理。根据上述结构，可以将多种传输源以及传输量的DMA请求控制器(master)的指令分割为全部相同的DMA指令，因此对于何种传输都能够实现使用相同的DMA控制部20的数据传输。

产业上利用的可能性

如上述说明的那样，本发明能够有效应用于DTV图像接收装置、DVD、BD存储重播装置等中的与外部存储器的数据传输处理。

Claims (21)

1.一种数据传输装置，其特征在于，当将M、N设为整数且设M≤N时，该数据传输装置包括：

具有存储区域不同的N个传输源的M个存储器件；

分别与上述存储器件相连接的M个接口；

针对上述传输源的每一个来保存上述传输源的DMA传输设定的N个设定寄存器；以及

根据上述N个设定寄存器的设定值来进行DMA传输控制的DMA控制部，

上述DMA控制部还具有控制上述数据传输装置和外部存储器之间的接口的存储器IF，

在上述N个设定寄存器中具有：在对上述存储器IF结束数据传输的时刻进行更新的指针和在对上述外部存储器结束数据传输的时刻进行更新的指针。

2.根据权利要求1所述的数据传输装置，其特征在于，

上述N个设定寄存器被分组化为设定寄存器组，该设定寄存器组与通过1个接口传输的传输源组一一对应。

3.根据权利要求1所述的数据传输装置，其特征在于，

还包括：用于转换上述N个设定寄存器的读出/写入属性的读出/写入转换设定部。

4.根据权利要求1所述的数据传输装置，其特征在于，

上述DMA控制部具有内部缓冲器作为暂时数据存储区域，

上述内部缓冲器具有关于上述传输源的分配方法的多种模式，

在某种模式中，通过将来自全部传输源的传输请求依次分配给上述内部缓冲器的空闲区域来共用上述内部缓冲器的全部区域；在其他某种模式中，按上述传输源的每一个来分配固定区域。

5.根据权利要求1所述的数据传输装置，其特征在于，

当将P、S设为整数且设S≤P≤N时，该数据传输装置还包括：

将上述N个设定寄存器分为P个设定寄存器的集合，对各设定寄存器的集合设置1个选择部，合计P个选择部；和

将从上述P个选择部接收到的传输参数分割为DMA的一个传输指令单位的S个指令部，

上述P个选择部通过上述S个指令部，将按上述N个设定寄存器的每个集合接收到的传输参数发送给上述DMA控制部。

6.根据权利要求5所述的数据传输装置，其特征在于，

上述DMA控制具有：

内部缓冲器；

仲裁从上述指令部接收到的数据传输请求的裁决器；

在被分配为在上述指令部发出的一个指令的上述内部缓冲器的每个区域内存储由上述裁决器仲裁后的数据的缓冲队列；以及

监视上述缓冲队列的状态的状态机。

7.根据权利要求6所述的数据传输装置，其特征在于，

上述状态机还监视上述裁决器的状态。

8.根据权利要求6所述的数据传输装置，其特征在于，

针对读出用和写入用而分别具有上述缓冲队列和上述状态机。

9.根据权利要求6所述的数据传输装置，其特征在于，

上述状态机具有与上述内部缓冲器的各区域的数量相同且彼此等效的子状态机。

10.根据权利要求6所述的数据传输装置，其特征在于，

上述状态机还具有选择上述内部缓冲器的使用模式的功能。

11.根据权利要求6所述的数据传输装置，其特征在于，

上述DMA控制部还具有缓冲队列判断装置，其用于根据针对读出用、写入用而分别具有的上述裁决器的仲裁结果和上述内部缓冲器的状态来判断为上述内部缓冲器的读出用、写入用的分配中的哪一个，

上述内部缓冲器被读出用、写入用所共用。

12.根据权利要求11所述的数据传输装置，其特征在于，

上述DMA控制部还具有内部IF队列判断装置，其用于根据上述状态机来判断上述内部缓冲器的读出用、写入用的分配中的哪一个的紧急程度高，

在紧急时可以将读出用内部缓冲器按写入用内部缓冲器分配。

13.根据权利要求6所述的数据传输装置，其特征在于，

为了使多个外部存储器可以与上述DMA控制部相连接，上述DMA控制部还具有：分别与上述多个外部存储器相对应的存储器IF指令裁决器；介于上述多个外部存储器和上述存储器IF指令裁决器之间的存储器IF；以及请求发生装置，

上述请求发生装置根据上述状态机的状态，使用由上述缓冲队列所保持的值来对上述存储器IF指令裁决器发生多个指令，

上述存储器IF指令裁决器仲裁上述多个指令，并向上述存储器IF发出指令。

14.根据权利要求1所述的数据传输装置，其特征在于，

上述N个设定寄存器构成为被多个处理器进行存取。

15.根据权利要求1所述的数据传输装置，其特征在于，

关于与上述DMA控制部连接的外部存储器的使用区域，上述N个设定寄存器具有表示不进行读写的区域的起始地址的指针和表示不进行该读写的区域的结束地址的指针，

跳过上述两指针之间的区域来对上述外部存储器进行存取。

16.根据权利要求15所述的数据传输装置，其特征在于，

在某种模式中，自动计算上述不进行读写的区域的起始地址和结束地址的差值，并指示减去上述差值后的地址作为上述外部存储器的读出或写入区域的结束地址；在其他某种模式中，不进行变更而指示上述外部存储器的读出或写入区域的结束地址。

17.根据权利要求16所述的数据传输装置，其特征在于，

还具有可从CPU进行读出的保持上述差值的寄存器。

18.一种数据传输方法，当将M、N设为整数且设M≤N时，该数据传输方法为具有存储区域不同的N个传输源的M个存储器件与外部存储器之间的数据传输方法，

其特征在于，包括：

针对上述传输源的每一个，在N个设定寄存器中保存上述传输源的DMA传输设定的步骤；

DMA控制部根据上述N个设定寄存器的设定值来进行DMA传输控制的步骤；

对从某个传输源结束对控制与上述外部存储器之间的接口的存储器IF的数据传输的情况进行识别的步骤；

在结束对上述存储器IF的数据传输的时刻，在指针更新暂时区域中存储表示已将数据写入到上述外部存储器的哪个位置的写入指针的步骤；

关于上述一个传输源，将下一个数据传输请求发送给上述N个设定寄存器的步骤；

识别被传输到上述存储器IF的数据已结束了向上述外部存储器的传输的情况的步骤；以及

将存储在上述指针更新暂时区域中的值存储到上述写入指针中的步骤。

19.根据权利要求18所述的数据传输方法，其特征在于，

当将P、S设为整数且设S≤P≤N时，还具有：S个指令部将从P个选择部接收到的传输参数分割为DMA的一个传输指令单位的步骤，其中，上述P个选择部是将上述N个设定寄存器分为P个设定寄存器的集合，对各设定寄存器的集合设置1个选择部，合计P个选择部，

上述P个选择部通过上述S个指令部，将按上述N个设定寄存器的每个集合接收到的传输参数发送给上述DMA控制部。

20.根据权利要求19所述的数据传输方法，其特征在于，还包括：

检测由上述S个指令部发出的DMA的一个传输指令单位的传输结束信号的步骤；和

变更上述N个设定寄存器中包含的存储器区域指示指针的步骤。

21.根据权利要求20所述的数据传输方法，其特征在于，

在变更上述存储器区域指示指针的步骤之前，进行通过上述N个设定寄存器来传送上述DMA控制部的DMA传输指令的暂时停止命令的步骤。

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