CN101335256B - Nor闪存装置及制造该装置的方法 - Google Patents

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Abstract

一种具有后段工艺(BEOL)结构的NOR闪存装置，该BEOL结构包括：具有导电区域的衬底，在衬底上形成的第一金属间电介质层，在导电区域上形成的第一金属线，在第一金属线和第一金属间电介质上形成的第二金属间电介质层，延伸通过第二金属间电介质层的第一接触部，以及通过第一接触部连接至第一金属线的第二金属线。第一接触部和第一及第二金属线中的至少一个是由铜组成的，并且第一和第二金属间电介质层中的至少一个是由低电介质材料组成的。铜金属线和由低k(k＝3.0)材料组成的金属间电介质层的使用使得时间常数延迟改善40％或更多成为可能。

Description

NOR闪存装置及制造该装置的方法
本申请在35U.S.C.§119下要求韩国专利申请第10-2007-0062806号(于2007年6月26日递交)的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及诸如90nm等级等的NOR闪存装置(flash device)，尤其涉及NOR闪存装置中的后段工艺(back end of line，BEOL)结构以及用于制造该装置的方法。
背景技术
为了满足轻薄、高集成度以及高速度、超大规模集成电路(ULSI)的需求，在闪存装置上更加需要新技术。金属间电介质(IMD)材料甚至在NOR闪存装置中形成该材料的技术，都是增强装置性能的重要因素。首先，下面将说明取决于各种材料的延迟时间。
实例图1是示出取决于各种材料的延迟时间的关系曲线图，其中，水平轴表示线宽，垂直轴表示延迟时间。如实例图1中所示，当将低电介质薄膜应用到具有0.13μm或更窄线宽的线时，Al/SiO2情况下的延迟时间突然增加。然而，当将Cu/低-k应用于其时，与Al/SiO2相比延迟时间减少了约50％。此外，金属线的层数可以从12减至6。因此，由于可以简化复杂的金属线处理，所以装置的能耗可减少约30％，并且装置的制造成本可减少约30％。金属间电介质材料作为下一代半导体装置发展的核心技术正在增长。
甚至在NOR闪存装置的情况下，其尺寸可以减小，但将发生时间常数RC、延迟、串扰、噪声、以及功率耗散。因此，在BEOL中，可以使用高导电性材料和低k电介质材料作为金属间电介质材料。然而，在NOR闪存装置的BEOL结构中，用作当今使用的金属线的金属间电介质(IMD)材料的SiO2薄膜具有介于3.9至4.2之间的过高的介电常数。考虑到0.18μm等级或更高等级等的半导体装置的高集成度和高速度，这样将引起严重的问题。并且，为了达到这样的高集成度以及高速度，可能需要0.13μm的临界尺寸(CD)以及约2000MHz的驱动速度。然而，因为传统的NOR闪存装置的线材料是由铝组成的，所以存在电阻过高的问题。
发明内容
实施例涉及诸如90nm等级等的NOR闪存装置，尤其涉及NOR闪存装置中的后段工艺(BEOL)结构以及制造该装置的方法。
实施例涉及NOR闪存装置以及以BEOL结构使用铜和低k电介质材料制造该装置的方法。
实施例涉及能够防止由于在BEOL结构中应用铜以及低k电介质材料而引起的铜扩散的NOR闪存装置以及制造该装置的方法。
实施例涉及具有BEOL结构的NOR闪存装置，其包括以下部分中的至少一个：衬底，具有导电区域；第一金属间电介质，在衬底上形成；第一金属线，在导电区域中形成；第二金属间电介质，覆盖第一金属线和第一金属间电介质；第一接触部，穿透通过第二金属间电介质；以及第二金属线，通过第一接触部连接至第一金属线。根据实施例，第一接触部和第一及第二金属线中的至少一个是由铜组成的，并且第一和第二金属间电介质中的至少一个是由低电介质材料组成的。
实施例涉及制造具有BEOL结构的NOR闪存装置的方法，可以包括以下步骤中的至少一个：在衬底中形成导电区域；然后在衬底上/之上形成具有暴露导电区域的沟槽的第一金属间电介质；然后在沟槽中形成第一金属线；然后在第一金属线和第一金属间电介质上形成具有暴露第一金属线的孔的第二金属间电介质；然后在孔中形成第一接触部和第二金属线。根据实施例，第一接触部和第一及第二金属线中的至少一个是由铜组成的，并且第一和第二金属间电介质中的至少一个是由低k电介质材料组成的。
实施例涉及可以包括以下部分中的至少一个的设备：衬底，具有导电区域；第一金属间电介质层，在衬底上形成；第一金属线，在导电区域上形成；第二金属间电介质层，在第一金属线和第一金属间电介质上形成；第一接触部，延伸通过第二金属间电介质层；以及第二金属线，通过第一接触部连接至第一金属线。根据实施例，第一接触部和第一及第二金属线中的至少一个是由铜组成的，并且第一和第二金属间电介质中的至少一个是由低k电介质材料组成的。
实施例涉及可以包括以下步骤中至少一个的方法：在衬底中形成导电区域；然后在衬底上形成第一金属间电介质层，第一金属间电介质层具有暴露导电区域的沟槽；然后在沟槽中形成第一金属线；然后在第一金属线和第一金属间电介质上形成第二金属间电介质层，第二金属间电介质层具有暴露第一金属线的孔；然后在孔中形成第一接触部和第二金属线。根据实施例，第一接触部和第一及第二金属线中的至少一个是由铜组成的，并且第一和第二金属间电介质层中的至少一个是由低k电介质材料组成的。
附图说明
实例图1示出了一曲线图，其中示出针对各种材料成分的延迟时间的关系。
实例图2和3示出了根据实施例的NOR闪存装置的BEOL结构以及制造NOR闪存装置的方法。
实例图4示出了根据实施例的闪存装置的仿真。
实例图5示出了NOR闪存装置的BEOL结构。
实例图6(a)和6(b)分别示出了根据实施例的由SEM和TEM获得的第一金属线和导电区域的剖面图。
实例图7(a)和7(b)示出了根据实施例的导电区域和第一金属线的电阻和概率的关系。
实例图8(a)和8(b)示出了根据实施例的第一金属线的开路特性(open characteristic)和短路特性(short characteristic)。
实例图9示出了根据实施例的由SEM获得的第一接触部和第二金属线的剖面图。
实例图10(a)和10(b)示出了根据实施例的第一接触部和第二金属线的电阻和概率之间的关系。
实例图11(a)和11(b)分别示出了根据实施例的由TEM和SEM获得的第二接触部和第三金属线的剖面图。
实例图12(a)至12(c)分别示出了根据实施例的铝焊盘、用于第三金属线的SEM图像、以及第三金属线的AES图像。
实例图13(a)和13(b)示出了根据实施例的第二接触部和第三金属线的电阻特性。
实例图14(a)至14(c)示出了根据实施例的通过光学装置和SEM观察的取决于退火条件的铜扩散形态。
实例图15(a)和15(b)示出了根据实施例的当分别将TiSiN(2×100)和TiSiN(4×50)用作为第三扩散壁垒层时的焊盘和第三金属线的剖面图。
实例图16(a)和16(b)示出了根据实施例的当将作为第三势垒层的TiSiN(4×50)实际应用到90nm的NOR闪存装置时的中心和边缘的FIB图像。
实例图17(a)和17(b)示出了根据实施例的当将TiSiN(2×50)和TiSiN(4×50)作为第三势垒层应用时，在满值(full point)的薄膜电阻和接触电阻的目标大小中的电测量出的数据。
具体实施方式
下文中，将参考附图说明根据实施例的NOR闪存装置的结构以及制造该装置的方法。
如实例图2中所示，根据实施例的具有后段工艺(BEOL)结构的NOR闪存装置中，BEOL结构可以包括衬底10、第一金属间电介质14、第一金属线16、第二金属间电介质18、第一接触部20、和第二金属线22。更具体地，衬底10可以具有导电区域12。可以在衬底10上和/或之上形成第一金属间电介质14，并且可以延伸通过第一金属间电介质14在包括导电区域12的衬底10上和/或之上形成第一金属线16。可以在第一金属线16和第一金属间电介质14上和/或之上形成第二金属间电介质18。可以延伸通过第二金属间电介质18形成第一接触部20，并且可以通过第一接触部20将第二金属线22连接至第一金属线16。第一接触部20以及第一和第二金属线16和22中的至少一个可以由铜组成。第一和第二金属间电介质14和18中的至少一中可以由低k电介质材料组成。
根据实施例，BEOL结构还可以包括第三金属间电介质24、第二接触部26、和第三金属线28。可以在第二金属线22和第二金属间电介质18上和/或之上形成第三金属间电介质24。可以延伸通过第三金属间电介质24形成第二接触部26。可以通过第二接触部26将第三金属线28连接至第二金属线22。第二接触部26可以由铜组成，并且第三金属间电介质24可以由低k电介质材料组成。BEOL结构可以进一步包括第一、第二、和第三扩散壁垒层32、34、和36。可以在第一金属线16和第二金属间电介质18之间插入形成第一扩散壁垒层32。可以在第二金属线22和第三金属间电介质层24之间插入形成第二扩散壁垒层34。可以在第二接触部26和第四金属间电介质30之间插入形成第三扩散壁垒层36。第一、第二、和第三金属间电介质14、18、和24中的任何一个可以具有多层结构，该多层结构包括低k电介质材料层40、44、48、以及在低k电介质材料层40、44、和48上和/或之上形成的四乙基原硅酸玻璃(tetraethylortho silicate glass)TEOS氧化膜42、46、和50。可以在第三扩散壁垒层36上和/或之上形成第四金属间电介质30。
如实例图2和3中所示，在步骤60中，可以在半导体衬底10中形成导电区域12。可以在包括导电区域12的半导体衬底10上和/或之上形成预定的半导体结构。在执行步骤60之后，步骤62可以包括在衬底10上和/或之上形成其中具有暴露导电区域12的沟槽的第一金属间电介质14。在执行步骤62之后，然后，可以在步骤64中，在第一金属间电介质14的沟槽中形成第一金属线16。在执行步骤64之后，可以在步骤66中，在第一金属间电介质14上和/或之上形成第一扩散壁垒层32。在执行步骤66之后，可以在步骤68中，在第一扩散壁垒层32上和/或之上形成具有暴露第一金属线16的嵌入孔(damascene hole)的第二金属间电介质18。在执行步骤68之后，可以在步骤70中，在第二金属间电介质18的嵌入孔中形成第一接触部20和第二金属线22。可以延伸通过第二金属间电介质18形成第一接触部20，以连接第一金属线16和第二金属线22。在执行步骤70之后，然后，可以在步骤72中，在第二金属线22和第二金属间电介质18上和/或之上形成第二扩散壁垒层34。在执行步骤72之后，可以在步骤74中，在第二扩散壁垒层34上和/或之上形成具有暴露第二金属线22的通孔的第三金属间电介质24。在执行步骤74之后，然后，可以在步骤76中，在第三金属间电介质24的通孔中形成第二接触部26。在执行步骤76之后，然后，可以在步骤78中，在第二接触部26上和/或之上形成第三扩散壁垒层36。在执行步骤78之后，然后，可以在步骤80中，在第三扩散壁垒层36上和/或之上形成第三金属线28和第四金属间电介质30。第三金属线28可以通过延伸通过第三金属间电介质24的第二接触部26连接至第二金属线22。
如实例图2中所示，根据实施例，第一金属线16、第一接触部20、第二金属线22、和第二接触部26中的至少一个可以由例如铜的金属组成。例如，这样的铜层可以通过诸如电板电镀法、化学气相沉积(CVD)法、或物理气相沉积(PVD)法等的金属沉积法形成。然后，可以通过化学机械抛光处理等对形成的铜层进行抛光，从而使得获得金属线16和22以及金属接触部20和26成为可能。如上所述，当金属线16和22以及金属接触部20和26由铜组成时，它们可以通过单个嵌入处理(damascene process)或二次嵌入处理形成。在此情况下，在步骤68中形成的第二金属间电介质18的孔可以是嵌入孔。例如，第一接触部20和第二金属线22可以通过嵌入处理尤其是二次嵌入处理形成。用于第二金属间电介质18的材料层可以在第一扩散壁垒层32上和/或之上布置，然后，可以通过使用感光膜图案的图案结构来对其进行刻蚀以生成嵌入孔。然后，可以在生成的嵌入孔的内壁上和/或之上形成扩散壁垒层。然后，可以在扩散壁垒层上和/或之上沉积铜材料，使得通过CMP处理形成第二接触部20和第二金属线22成为可能。实例图2示出了其中使用低k电介质材料和铜通过嵌入处理而制成三层金属线的BEOL结构。
当金属接触部20和26以及金属线16和22分别由铜组成时，可以形成用于防止铜扩散至相邻金属间电介质层的扩散壁垒层。例如，除了第一、第二、和第三扩散壁垒层32、34、和36，还可以在铜层和金属间电介质之间制备多个用于防止铜扩散的扩散壁垒层。扩散壁垒层可以通过PVD方法、CVD方法、或原子层沉积(ALD)方法形成，并且可以由TaN、Ta、TaN/Ta、TiSiN、WN、TiZrN、TiN、和Ti/TiN等的至少一种组成。当第一金属线16由铜组成时，第一扩散壁垒层32可以执行防止第一金属线16的铜扩散到第二金属间电介质18的任务。并且，当第二金属线22由铜组成时，第二扩散壁垒层34可以执行防止第二金属线22的铜扩散到第三金属间电介质24的任务。第三金属线28可以由诸如铜或铝等的金属组成。然而，因为第二接触部26是由铜组成的，所以第三扩散壁垒层36可以执行防止铜扩散至由铝组成的第三金属线28的任务。
在NOR闪存装置中，因为后续的退火时间可能会很长，所以当后续的退火处理进行时，在第三扩散壁垒层36的厚度很薄的情况下，铜可能会扩散至铝的第三金属线28。当铜扩散时，在后续的连接或封装中可能发生一些问题。为了防止这些问题，由TiSiN组成的第三扩散壁垒层36的厚度可以形成得更厚一些。第三扩散壁垒层36的厚度可以形成在2x
Figure S200810126242XD00091
至4x
Figure S200810126242XD00092
之间的范围内，并且优选地，可以形成为4x
Figure S200810126242XD00093
在厚度的表达式中，x之前的部分表示层数，并且x之后的部分表示每层的厚度。例如，4x
Figure S200810126242XD00094
具有四层结构，每层厚度为
同时，第一至第四金属间电介质14、18、24、和30可以由低k电介质材料组成。例如，第一、第二、和第三金属间电介质14、18、和24中的至少一个可以具有多层堆叠结构，该结构包括低k电介质材料层40、44、或48、和在低k电介质材料层40、44、或48上和/或之上形成的TEOS氧化层42、46、或50。换而言之，为了形成第一金属间电介质14，可以在衬底10上和/或之上形成低k电介质材料层40。在形成低k电介质材料层40之后，然后，可以在低k电介质材料层40上和/或之上形成TEOS氧化膜42。以相似的方法，为了形成第二金属间电介质18，可以在第一扩散壁垒层32上和/或之上形成低k电介质材料层44。然后，可以在低k电介质材料层44上和/或之上形成TEOS氧化层46。并且，为了形成第三金属间电介质24，可以在第二扩散壁垒层34上和/或之上形成低k电介质材料层48。然后，可以在低k电介质材料层48上和/或之上形成TEOS氧化层50。为了形成第四金属间电介质30，可以在第三扩散壁垒层36上和/或之上形成低k电介质材料层30。低k电介质材料层40、44、48、以及30可以由具有可以使用的低k(k＝3.0)的黑金刚石(BD)膜形成，而可以使用阻挡膜(block film)作为扩散壁垒层32、34、和36。在实例图2中示出的BEOL中，焊盘部分中可以使用铝。实例图2中将每个金属间电介质14、18、和24示为具有多层结构，该结构包括被堆叠为双层的低k电介质材料层40、44、和48、和TEOS氧化层42、46、和50。然而，实施例不仅限于此，并且每个金属间电介质14、18、和24都可以具有单层结构或者具有至少三层堆叠的结构。
下文中，在NOR闪存装置中，将参考附图说明与另一个BEOL结构相比较的、根据实施例的BEOL结构的作用以及根据实施例的BEOL结构中的每个区域的特性。
实例图4示出了示出仿真的示意图。首先，使用HSPICE(Y-2006.09)和Rphael(Z-2006.12-SPI)装置示意性地仿真使用铝和氟化硅玻璃(fluorinated silicate glass，FSG)的堆叠以及使用铜和低k电介质材料(下文中称为“low-k”)的堆叠的时间常数延迟。另外，使用可从Nicon Co.获得的306C ArF光刻装置(其使用比氟化氪(KrF)的248nm的波长短的、波长为193nm的氟化氩(Arf)作为光源)，在90nm的BEOL处理中的图案化处理中设置用于衬底10的第一金属线16和导电区域12的图案化处理。
在根据实施例的BEOL结构中，可以使用可以从AMAT Co.获得的制造装置沉积用于金属间介电质的低k电介质，并将BD膜用作低kIMD，将阻挡膜作为扩散壁垒层。此外，根据实施例的金属间电介质可以由多孔低k电介质材料沉积，由CMP处理抛光，并灰化。并且，诸如金属电阻、接触电阻、开路、以及短路特性等的电特性可通过自动电数据测量装置测量。并且，通过透射电子显微镜(TEM)和扫描电子显微镜(SEM)分析铜和低k的完整轮廓。
此外，可以应用下面的条件来显示上述的铜扩散以及用于解决其的形态。可以在衬底温度约为350℃的状态下，通过被称为四二甲基胺钛(TDMAT)的前身的热分解来沉积执行扩散壁垒层任务的TiSiN层。首先，为了测试空晶片(blank wafer)，可以热形成氧化物，以在p型晶片上和/或之上堆叠
Figure S200810126242XD00101
的厚度，并比较和判断由TiSiN组成的扩散壁垒层的特性，然后，TaN(
Figure S200810126242XD00102
)/Ta(
Figure S200810126242XD00103
)/SeedCu(
Figure S200810126242XD00111
)/TiSiN(2×50)/Al(
Figure S200810126242XD00112
)可以在多层堆叠结构中顺序形成。此后，使用auge电显微镜(AES)和光学图像装置测量取决于使用可以从AMAT Co.获得的制造装置的退火系统的温度的铜扩散。接着，为了测试具有图案的晶片，生成图案以维持来自实际的90nm NOR闪存装置的第二接触部26中的UV擦除。对于最佳的第三金属线28，可以沉积TiSiN(2×50×2)/Ti(
Figure S200810126242XD00113
)/Al(
Figure S200810126242XD00114
)/In-situTi/TiN(
Figure S200810126242XD00115
)。为了评价铜的扩散形态，通过光学图像装置对焊盘进行加强(confirm)，并且为了加强横截面图像，通过SEM对第二接触部26的通孔空洞进行加强。通过后续的自动电数据测量装置测量第二接触部26的接触电阻。
将实施例与其它装置相比较，且将详细评价这些实施例在上述条件下各个特性。实例图5示出了包括连接至衬底90的接触部92的第一金属线94的NOR闪存装置的BEOL结构。第一金属线94通过接触部100连接至第二金属线102，第二金属线102通过接触部104连接至第三金属线112。在各金属线之间制备金属间电介质96、98、106、108、和110。每条接线94、102、和112可以由铝组成，金属间电介质96和106可以由不掺杂的硅酸盐玻璃(USG)组成，金属间电介质98和108可以由氧化TEOS组成，而在焊盘部分中使用铝。在90nm的NOR闪存装置中，表1示出了在使用如实例图5中所示的Al和USG的情况下的RC延迟值的仿真结果，以及在使用如实例图2中所示的铜和低k的情况下的RC延迟值的仿真结果。
表1
  分类   材料   IC延迟
  [ps/stg]
  金属1   Al/USG   1099
  Cu/Low-k   922
  金属2   Al/USG   1092
  Cu/Low-k   742
这里，金属1是第一金属线16和94，金属2是第二金属线22和102。从表1可看出，金属1可以使用低k和Cu时获得大约10％的RC延迟的增益，金属2可以获得大约40％的增益。
实例图6(a)和6(b)分别示出了由SEM和TEM获得的第一金属线16和导电区域12的剖面图。如实例图6(a)和6(b)中所示，在定义了被刻蚀、灰化、以及清理的沟槽的轮廓，并且分别通过SEM以及TEM拍摄了进行CMP的第一金属线16的轮廓的横截面的情况下，可以看出，由于使用低k电介质材料而引起的沟槽的氧等离子体损坏或由于潮湿带(wet strip)而引起的低k电介质材料的收缩或弓弯的现象将不会发生。并且，实际的第一金属线16的深度可以是220nm。
实例图7(a)和7(b)是示出了导电区域12和第一金属线16的电阻和概率之间关系的曲线图。更具体地，如实例图7中所示，曲线图示出了当在有源区(AA)上和/或之上的导电区域12的线宽为0.118μm和0.130μm时的链动接点电阻(Rc)。水平轴表示链动接点电阻(链Rc)，垂直轴表示概率。如实例图7(b)中所示，曲线图示出了当第一金属线16的线宽为0.107μm、0.120μm、和0.132μm时，作为累积概率的第一金属线16的薄膜电阻(RS)。水平轴表示薄膜电阻RS，垂直轴表示概率。如实例图7(a)中所示，当导电区域12的线宽为0.130μm时，导电区域12的接触电阻比20ohm/CC稍低，几乎没有问题。如实例图7(b)中所示，当第一金属线16的线宽是0.120μm时，几乎没有问题。
实例图8(a)和8(b)是示出了第一金属线16的开路特性以及短路特性的曲线图。水平轴表示第一金属线16的宽度/间距比。如实例图8(a)和8(b)中所示，可以看出在90nm等级下，线宽位于最易损坏的0.200μm时的第一金属线16的开路特性以及短路特性。如实例图8(a)中所示，尽管第一金属线16的线宽减小至了0.094μm，但开路特性几乎没有问题。在这里，几乎没有开路特性的问题意味着由于小的线宽，线宽没有被限定或者破坏现象没有发生。从短路特性来看，尽管第一金属线16的线宽增加至了0.106μm，但由于泄露电流是2pA或更少，所以可以看出短路特性不会发生。
实例图9示出了由SEM获得的第一接触部20和第二金属线22的剖面图。第一接触部20和第二金属接线22的形状可以通过以下步骤获得：沉积低k(k＝3)材料层40并覆盖TEOS 42作为第一金属间电介质14，制造嵌入图案，沉积第一扩散壁垒层32和铜，利用电化学镀膜(ECP)执行空隙填充，然后执行CMP。如实例图9中所示，由于使用低k而产生的收缩和弓弯现象没有发生。第二金属线22的实际深度是254nm，而第一接触部20的深度约为309nm。
实例图10(a)和10(b)是示出了第一接触部20和第二金属线22的电阻和概率之间关系的曲线图。如实例图10(a)中所示，当第二金属线22的线宽为0.16μm、0.170μm、和0.180μm时，接触电阻和概率之间的关系。水平轴表示链RC而垂直轴表示概率。如实例图10(b)中所示，当第二金属线22的线宽为0.155μm、0.170μm、和0.190μm时，第二金属线22的薄膜电阻Rs和累积概率。水平轴表示薄膜电阻而垂直轴表示概率。从实例图10(a)中可以看出，第一接触部20的接触电阻分布是良好的，并且可以从实例图10(b)可以看出，第二金属线22的电阻特性是良好的。
实例图11(a)和11(b)分别示出了由TEM和SEM获得的第二接触部26和第三金属线28的剖面图。如实例图11(a)中所示，由于低k导致的收缩和弓弯现象没有发生。然而，如实例图11(b)中所示，在第二接触部26的最上表面的部分观察到了空隙。
实例图12(a)示出了铝焊盘的图像，实例图12(b)示出了用于第三金属线28的SEM图像，并且实例图12(c)示出了用于第三金属线28的AES图像。如实例图12(a)中所示，当在第二接触26中发生通孔空洞时，可以看出铜扩散至了焊盘的最上表面，使得其上表面被污染。如实例图12(b)和12(c)中所示，利用SEM和AEC分析铜扩散部分，可以看出在第三金属线28中实际检测到了铜成分。铜向焊盘的扩散将引起后续连接和封装中的问题。
实例图13(a)和13(b)是说明第二接触部26和第三金属线28的电阻特性的曲线图。如实例图13(a)中所示，当第二接触部26的线宽是0.200μm、0.210μm、和0.220μm时，可以看出第二接触部26的接触电阻和概率之间的关系。如实例图13(b)所示，当第三金属线28的线宽为0.400μm、0.440μm、和0.480μm时，可以看出第三金属线28的薄膜电阻和累积概率之间的关系。在第三金属线28的最低表面上和/或之上的Ti(
Figure S200810126242XD00141
)/Al(
Figure S200810126242XD00142
)/in-situ Ti/TiN(/
Figure S200810126242XD00144
)的堆叠结构中，当被用作为扩散壁垒层的TiSiN的厚度薄至约2X
Figure S200810126242XD00145
时，没有完全执行防止铜扩散的任务。因此，铜可以按照实例图11和12中所示的，扩散至第三金属线28。
实例图14(a)至14(c)示出了通过光学装置和SEM获得的、取决于退火条件的铜扩散形态的图像。当在350℃、400℃、450℃的N2气氛下执行30分钟退火时，可以获得实例图14(a)至14(c)中示出的图像。如实例图14(a)中所示，当在350℃下执行退火处理时，可以看出焊盘部分(左图)是干净的，并且作为具有聚焦离子束(FIB)图像的焊盘剖面(右图)的确定结果，铜扩散没有发生。如实例图14(c)中所示，作为在450℃下的退火处理的结果，可以从FIB看出焊盘相当脏并且整个铝焊盘已经变为铜。因此，可以看出铜向铝焊盘的扩散是由于作为后续处理的热处理引起的。
实例图15(a)和15(b)示出了当分别使用TiSiN(2×100)和TiSiN(4×50)作为第三扩散壁垒层36时，获得的焊盘(左图)和第三金属线28的剖面图。当在450℃下使用TiSiN(2×100)和TiSiN(4×50)作为第三扩散壁垒层36进行30分钟退火，然后用光学装置和FIB对其加强时，可获得实例图15(a)和15(b)示出的图像。当使用TiSiN(2×100)作为第三扩散壁垒层36时，从实例图15(a)可以看出局部有铜扩散部分。然而，当使用TiSiN(4×50)作为第三扩散壁垒层36时，可以从实例图15(b)看出，铜没有扩散。
实例图16(a)和16(b)示出了当将作为第三扩散壁垒层36的TiSiN(4×50)应用于90nm的NOR闪存装置时的中心和边缘的FIB图像。
如从实例图16(a)和16(b)中可以看出，当使用的TiSiN(4×50)作为第三扩散膜层36时，使用TiSiN(2×50)作为第三扩散膜层36时所产生的铜扩散没有在任何部分出现。
实例图17(a)和17(b)是当TiSiN(2×50)和TiSiN(4×50)作为第三势垒层36使用时，单元晶片处的满值的接触电阻Rc和薄膜电阻Rc的目标尺寸的电测量数据结果。实例图17(a)是示出当第二接触部26的线宽为0.44μm时，每一种扩散壁垒层的电阻特性的视图。实例图17(b)是示出当第三金属线28的线宽为0.44μm时，每一中扩散壁垒层的电阻特性。如实例图17(a)中所示，尽管从Rc来看，接触电阻由于TiSiN的厚度而增加，但是可以看出仍然没有什么问题。如实例图17(b)中所示，甚至从薄膜电阻来看，可以看出TiSiN(2×50)和TiSiN(4×50)中差异很小。
可以看出，如实例图2中所示的使用Cu/low-k在Rc延迟上优于如实例图5中所示的使用Al/USG约40％或更多。并且，可以看出，从导电区域12至第二接触部26的接触电阻以及从第一金属线16至第三金属线28的薄膜电阻是极好的。可以看出，作为90nm处理中最易受损部分的第一金属线16的开路和短路特性几乎没有问题。可以从SEM和TEM获得的图像中看出，由于使用低k而引起的氧等离子体损伤以及由于wet strip产生的低k的收缩和弓弯没有发生。然而，可以看出，在作为后续处理的热处理之前，没有发生铜向焊盘(其不是通过在Cu/low-k的BEOL处理中使用Al和USG生成)的扩散现象。然而，通过SEM图像可以看出，使用TiSiN(4×50)作为第三扩散壁垒层36，可以防止铜向第三金属线28的扩散。
如上所述，NOR闪存装置和制造该装置的方法使用了用于BEOL的铜线16、20、22、和26、以及低k(k＝3.0)电介质材料，使得比使用USG和铝在时间常数延迟上提高40％成为可能，防止了由于使用低k引起的沟槽的氧离子损坏或是由于潮湿带引起的低k的收缩或弓弯现象发生，并通过在作为第三金属线28的铝的最低表面处使用TiSiN(4×50)作为第三扩散壁垒层36而消除了铜向铝焊盘扩散的现象。
尽管已经参考许多说明性的实施例说明了本实施例，仍需理解，由本领域技术人员作出的各种其它的修改和实施例均落入本发明的精神和原理范围之内。具体而言，在公开说明书、附图、和附加权利要求的范围内可以对各部分和/或各附属组合排列的排列进行各种变化和修改。除了各部分和/或排列中的变化和修改之外，可供选择的用法也将对本领域的技术人员变得明显。

Claims (17)

1.一种NOR闪存装置，包括：
衬底，具有导电区域；
第一金属间电介质层，在所述衬底上形成；
第一金属线，在所述导电区域上形成；
第二金属间电介质层，在所述第一金属线和所述第一金属间电介质上形成；
第一接触部，延伸通过所述第二金属间电介质层；以及
第二金属线，通过所述第一接触部连接至所述第一金属线，
其中，所述第一接触部和所述第一及第二金属线中的至少一个是由铜组成的，并且所述第一和第二金属间电介质层中的至少一个是由低电介质材料组成的，
其中，所述第一和第二金属间电介质层中的至少一个包括多层结构，
其中，所述多层结构包括：
低k电介质材料层；以及
TEOS氧化层，在所述低k电介质材料层上形成。
2.根据权利要求1所述的NOR闪存装置，进一步包括：
第三金属间电介质层，在所述第二金属线和所述第二金属间电介质层上形成；
第二接触部，延伸通过所述第三金属间电介质层；以及
第三金属线，通过所述第二接触部连接至所述第二金属线，
其中，所述第二接触部由铜组成，并且所述第三金属间电介质层包含低k电介质材料。
3.根据权利要求2所述的NOR闪存装置，其中，所述第三金属线由铜和铝中的至少一种组成。
4.根据权利要求2所述的NOR闪存装置，还包括：
第一扩散壁垒层，在所述第一金属线和所述第二金属间电介质层之间形成；以及
第二扩散壁垒层，在所述第二金属线和所述第三金属间电介质层之间形成。
5.根据权利要求4所述的NOR闪存装置，其中，所述第一扩散壁垒层和所述第二扩散壁垒层均由多层结构组成。
6.根据权利要求5所述的NOR闪存装置，其中，所述第三扩散壁垒层由TiSiN组成。
7.根据权利要求6所述的NOR闪存装置，其中，所述多层结构包括2-4个之间的层。
8.根据权利要求7所述的NOR闪存装置，其中，每一层的厚度在
Figure FSB00000047411100021
至
Figure FSB00000047411100022
之间。
9.根据权利要求2所述的NOR闪存装置，其中，所述第三金属间电介质层包括：
低k电介质材料层；以及
TEOS氧化层，在所述低k电介质材料层上形成。
10.一种制造NOR闪存装置的方法，包括：
在衬底中形成导电区域；然后
在所述衬底上形成第一金属间电介质层，所述第一金属间电介质层具有暴露所述导电区域的沟槽；然后
在所述沟槽中形成第一金属线；然后
在所述第一金属线和所述第一金属间电介质层上形成第二金属间电介质层，所述第二金属间电介质层具有暴露所述第一金属线的孔；然后
在所述孔中形成第一接触部和第二金属线，
其中，所述第一接触部和所述第一及第二金属线中的至少一个是由铜组成的，并且所述第一和第二金属间电介质层中的至少一个是由低k电介质材料组成的，
其中，形成所述第一金属间电介质层包括：
在所述衬底上形成第一低k电介质材料层；然后
在所述低k电介质材料层上形成第一TEOS氧化层。
11.根据权利要求10所述的方法，其中，通过嵌入处理形成所述第一接触部和所述第二金属线。
12.根据权利要求10所述的方法，还包括：在形成所述第一接触部和所述第二金属线之后：
在所述第二金属线和所述第二金属间电介质层上形成第三金属间电介质层，所述第三金属间电介质层具有暴露所述第二金属线的通孔；然后
在所述通孔中形成第二接触部；然后
形成连接至所述第二接触部的第三金属线，
其中，所述第二接触部是由铜组成的，并且所述第三金属间电介质层是由低k电介质材料组成的。
13.根据权利要求12所述的方法，还包括以下步骤：
在形成所述第一金属线之后且形成所述第二金属间电介质层之前，在所述第一金属线和所述第一金属间电介质层上形成第一扩散壁垒层；然后
在形成所述第一接触部和所述第二金属线之后且形成所述第三金属间电介质层之前，在所述第二金属线和所述第二金属间电介质层上形成第二扩散壁垒层；然后
在形成所述第二接触部之后且形成所述第三金属线之前，在所述第二接触部上形成第三扩散壁垒层，
其中，在所述第一扩散壁垒层上形成所述第二金属间电介质层，在所述第二扩散壁垒层上形成所述第三金属间电介质层，并且在所述第三扩散壁垒层上形成所述第三金属线。
14.根据权利要求13所述的方法，其中，所述第三扩散壁垒层由TiSiN组成。
15.根据权利要求14所述的方法，其中，所述第三扩散壁垒层由具有2-4层之间的多层结构组成。
16.根据权利要求15所述的方法，其中，所述多层结构中的每层的厚度在
Figure FSB00000047411100041
至
Figure FSB00000047411100042
之间。
17.根据权利要求10所述的方法，其中，形成所述第二金属间电介质层包括：
在所述第一金属线和所述第一TEOS氧化层上形成第二低k电介质材料层；以及
在所述第二低k电介质材料层上形成第二TEOS氧化层。
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