CN101312221A - 半导体受光元件及其制造方法 - Google Patents
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Abstract
本发明提供一种可以抑制暗电流以及劣化的半导体受光元件及其制造方法。在n型InP基板(1)上,按顺序生长由n型InP缓冲层(2)、未掺杂GaInAs光吸收层(3)、未掺杂InP扩散缓冲层(4)、以及p型InP窗层(5)构成的半导体结晶。然后,从p型InP窗层(5)到n型InP缓冲层(2),利用选择刻蚀性低的Br系列刻蚀剂来除去成倾斜型顺台面形状而形成第一台面。然后,从p型InP窗层(5)到未掺杂InP扩散缓冲层(4)的途中利用干刻蚀来精密地除去,而形成直径比第一台面小的第二台面。
Description
技术领域
本发明涉及一种半导体受光元件及其制造方法,特别涉及用于抑制暗电流以及劣化的技术。
背景技术
在以往的半导体受光元件中,由于易于制作,所以经常使用台面(mesa)型受光元件。
例如,在以往的台面型光电二极管(以下将光电二极管称为PD)中,从表面侧的p型半导体层开始,包括i型光吸收层而直到基板侧的n型半导体层为止,除去受光部外周,从而成为台面型结构。进而,将其作为第一台面形状,将p型半导体层的台面直径和光吸收层的上部的台面直径除去成小于光吸收层主体的台面直径,以使光吸收层中的耗尽区域不在第一台面表面露出,从而形成第二台面形状,由此使暗电流以及元件电容减少(例如专利文献1)。另外,可知在这样的PD中,即使以p型和n型切换了导电类型,也可以同样地动作。
另外,在台面型雪崩光电二极管(以下将雪崩光电二极管称为APD)中,从表面侧的n型半导体层开始,包括光吸收层而直到光吸收层的下部的雪崩倍增层的pn结面为止,赋予倾斜地除去受光部外周,从而成为雪崩倍增层比光吸收层宽的倾斜型顺台面结构(例如非专利文献1)。另外,可知在这样的APD中,即使与专利文献1的PD同样地,使n型半导体层的台面直径小于光吸收层的台面直径地设置第二台面形状,也可以使暗电流以及元件电容减少。另外,可知即使以p型和n型切换了导电类型也可以同样地动作。另外,作为APD,雪崩倍增层优选为从光吸收层注入的载流子、即电子或空穴的离子化率比另一方高,在雪崩倍增层设在光吸收层的更上部的情况下,由于雪崩倍增层侧展宽,所以成为倾斜型逆台面结构。
另外,由于具有高稳定性,所以经常使用平面(planer)型受光元件。例如,在以往的伪平面型受光元件中,成为利用沟槽来分离表面侧的p型半导体层的受光部、或者除去了受光部外周的平面型结构(例如专利文献2)。
专利文献1:日本特开平4-332178
专利文献2:国际公开第2005/009087号小册子
非专利文献1:米津宏雄,“光通信素子工学”,工学図書,昭和59年,p.398(图7.6),p.419(图7.18)
对于这样的半导体受光元件,在半导体结晶生长时,对表面侧的导电类型半导体层赋予导电性的掺杂剂热扩散到光吸收层中,而对光吸收层也赋予导电性。如果存在扩散到光吸收层中的导电区域,则光吸收层中产生的耗尽区域扩展,所以为了使耗尽区域完全不再在第一台面表面,必须还除去扩散到光吸收层中的导电区域。其结果,耗尽区域在第二台面形状侧面露出,存在暗电流变大的问题点。
进而,在能带隙小的光吸收层中,由于耗尽区域在第一台面侧面以及第二台面上面露出,所以元件从露出部开始产生劣化,存在无法取得可靠性的问题点。特别是,对于发生高电场的APD,存在从台面界面开始的劣化更显著的问题点。
发明内容
本发明是为了解决上述的问题点而提出的,其目的在于提供一种可以抑制暗电流以及劣化的半导体受光元件及其制造方法。
本发明的半导体受光元件具备:第1导电类型半导体基板;和设在上述第1导电类型半导体基板上且按顺序包含第1导电类型层、光吸收层、扩散缓冲层、以及第2导电类型层的半导体层,在上述半导体层中的至少包含上述光吸收层的层中设有第一台面,在上述半导体层中的至少包含上述扩散缓冲层以及上述第2导电类型层的层中设有直径比上述第一台面小的第二台面。
本发明的半导体受光元件通过具备扩散缓冲层,可以不使光吸收层中的耗尽区域向外部露出。因此,可以抑制暗电流以及劣化。
附图说明
图1是示出实施方式1的台面型PD的剖面图。
图2是示出实施方式1的台面型PD的剖面图。
图3是示出实施方式2的台面型PD的剖面图。
图4是示出实施方式2的台面型PD的剖面图。
图5是示出实施方式3的台面型APD的剖面图。
图6是示出比较用的台面型APD的剖面图。
图7是示出实施方式4的伪平面型APD的剖面图。
图8是示出比较用的伪平面型APD的剖面图。
标号说明
1:n型InP基板
2:n型InP缓冲层
3:未掺杂GaInAs光吸收层
4:未掺杂InP扩散缓冲层
4a:未掺杂AlInAs扩散缓冲层
5:p型InP窗层
6:SiNx保护层
7:p侧电极
8:n侧电极
9:未掺杂InP保护层
10:p型GaInAs接触层
11:未掺杂AlInAs雪崩倍增层
12:p型InP电场缓和层
具体实施方式
(实施方式1)
图1~2是示出本发明的实施方式1的台面型PD的剖面图。以下,设第一导电类型设为n型,设第二导电类型设为p型,来对图1~2的台面型PD的制作方法进行说明。
首先,在n型InP基板1(第1导电类型基板)上,利用各种结晶生长法,依次生长由n型InP缓冲层2(第1导电类型层)、未掺杂GaInAs光吸收层3(光吸收层)、未掺杂InP扩散缓冲层4(扩散缓冲层)、以及p型InP窗层5(第2导电类型层)构成的半导体结晶(半导体层)。
此处,作为半导体结晶的生长法,使用液相外延生长法(LiquidPhase Epitaxy:LPE)、气相外延生长法(Vapor Phase Epitaxy:VPE)、特别是有机金属气相外延生长法(Metal Organic VPE:MO-VPE)、分子束外延生长法(Molecular Beam Epitaxy:MBE)等。
另外,为了对第III-V族半导体结晶赋予导电性,作为p导电类型掺杂剂,使用Be、Mg、Zn、Cd等第II族原子;作为n导电类型掺杂剂,使用S、Se、Te等第VI族原子;作为根据半导体结晶而成为某种导电类型的掺杂剂发挥作用的两性杂质,使用C、Si、Ge、Sn等第IV族原子。另外,Fe、Ru等第VIII族原子或Ti等作为抑制导电性而成为SI(Semi-Insulating;半绝缘)型的绝缘型掺杂剂发挥作用。
在上述的任意一个生长方法中,半导体结晶被加热到产生各生长方法中的熔融、热分解反应、离解吸附反应等的极其高的温度,所以掺杂剂通过热扩散而从期望的区域扩展。例如,1018cm-3左右的Zn在630℃左右下具有3×10-13cm2/s的扩散系数,越是高浓度·高温,扩撒系数变得越大且扩展到越宽的范围。在没有添加掺杂剂的未掺杂半导体结晶的情况下,被称为表示不具有导电性的本征(intrinsic)半导体的i型(绝缘型),但实际上成为具有1016cm-3以下的载流子浓度的p型或n型半导体。
此处,未掺杂InP扩散缓冲层4的层厚被设定成,使得从p型InP窗层5扩散的p型掺杂剂的载流子浓度在未掺杂GaInAs光吸收层3中减少到1017cm-3以下、优选减少到与未掺杂水平相等的1016cm-3以下。
即,未掺杂InP扩散缓冲层4是为了缓和从p型InP窗层5向未掺杂GaInAs光吸收层3的第2导电类型载流子的扩散而设置的层,其能带隙比未掺杂GaInAs光吸收层3大。
接下来,如以下说明那样,利用光刻技术对半导体结晶形成掩模,并实施刻蚀、蒸镀等处理,从而制作出台面型PD。
在本实施方式中,首先,从p型InP窗层5到n型InP缓冲层2,利用选择刻蚀性低的Br系刻蚀剂来除去成倾斜型顺台面形状而形成第一台面。
接下来,利用干法刻蚀来精密地除去从p型InP窗层5到未掺杂InP扩散缓冲层4的途中,来形成直径比第一台面小的第二台面。
接下来,在使SiNx保护层6成膜之后,将该SiNx保护层6在元件端和受光部周边(p型InP窗层5上)除去成环状,来形成p侧电极7。
接下来,对n型InP基板1进行磨削、利用刻蚀来使其变薄、并形成了n侧电极8之后,为了使半导体-金属间(即p型InP窗层5-p侧电极7间以及n型InP基板1-n侧电极8间)欧姆接触而进行烧结处理。
最后,通过使n型InP基板1断开分离,而制作出0.2~0.3mm2的PD。
根据本实施方式的结构,如图1~2所示,在第一以及第二台面中,耗尽区域(阴影部分)并非在未掺杂GaInAs光吸收层3中,而在能带隙更大的未掺杂InP扩散缓冲层4(第二台面侧面)中,向外部(台面界面)露出。此处,图1对应于未掺杂GaInAs光吸收层3为n型的情况,图2对应于未掺杂GaInAs光吸收层3为p型的情况。在台面界面中晶格结构发生了显著变化,所以当耗尽区域在台面界面露出的情况下,易于产生暗电流和劣化,半导体结晶的能带隙越小,这些现象越显著。因此,在未掺杂GaInAs光吸收层3中不使耗尽区域露出而仅在能带隙更大的未掺杂InP扩散缓冲层4中使耗尽区域露出,从而可以抑制暗电流以及劣化,可以实现长期稳定性优良的PD。
另外,未掺杂InP扩散缓冲层4不限于未掺杂,也可以是有意地掺杂了的p型、n型、SI型,在p型的情况下,如果载流子浓度为p型InP窗层5以下(1017cm-3以下)、优选为与未掺杂水平相等的1016cm-3以下,则取得同样的效果。另外,在n型或SI型的情况下,由于与扩散来的p型掺杂剂抵消,所以可以将未掺杂InP扩散缓冲层4的层厚形成得更薄。其结果,可以缩短载流子行进时间,所以达成获得更高速响应的PD的效果。此处,n型或SI型的载流子浓度是与扩散来的p型掺杂剂相同程度即可,至少为成为n型的1015cm-3以上,优选为与未掺杂水平相等的1016cm-3以上,而为了与扩散来的p型掺杂剂对抗而更优选为1017cm-3以上。
另外,未掺杂InP扩散缓冲层4不限于单层,也可以设为多层,也可以针对每个层使导电类型、载流子浓度变化来设定。另外,如上所述,未掺杂InP扩散缓冲层4的能带隙大于未掺杂GaInAs光吸收层3,但也可以在未掺杂InP扩散缓冲层4的各层中,使结晶成分依次变化,以随着从未掺杂GaInAs光吸收层3离开逐渐地使能带隙变大,从而抑制从未掺杂GaInAs光吸收层3流来的载流子停滞在异质界面中。由此,取得了所谓高输出、高速动作的效果。在本实施方式中使空穴作为载流子流动,所以可以减小价电子带的能带隙,例如只要从未掺杂GaInAs光吸收层3侧朝向p型InP窗层5侧,成分以从GaInAs经由GaxIn 1-xAsyInP 1-y成为InP的方式变化,就可以实现。另外,在本说明书中,对成分的记载进行了简略化,但第III族原子和第V族原子为1∶1的比率。即,InP为In0.5P0.5,结晶的晶格常数与InP一致的GaInAs为Ga0.47In0.53As1.0。因此,在作为GaAs和InAs和InP的混晶的GaxIn 1-xAsyInP 1-y中,InP对应于x=0以及y=0,与InP晶格匹配的GaInAs不取任意的x、y而为Ga=0.47、As=1。
另外,也可以在形成了第二台面之后,有意地使p型掺杂剂扩散。例如,加热到450℃~700℃,此处加热到大致500℃,从p型InP窗层5向未掺杂InP扩散缓冲层4使p型掺杂剂扩散。在该情况下,p型掺杂剂从第二台面内扩散,所以未掺杂InP扩散缓冲层4被p型化,但扩散区域与第二台面直径大致相等,而不大幅扩展。因此,不会损失暗电流特性和可靠性,而可以缩短载流子行进距离,所以可以实现更高速响应。
(实施方式2)
图3~4是示出本发明的实施方式2的台面型PD的剖面图。图3~4分别是配置了未掺杂AlInAs扩散缓冲层4a来代替图1~2中的未掺杂InP扩散缓冲层4,并且在未掺杂GaInAs光吸收层3和未掺杂AlInAs扩散缓冲层4a之间配置有未掺杂InP保护层9,进而在p型InP窗层5上配置有p型GaInAs接触层10。未掺杂InP保护层9是为了保护未掺杂GaInAs光吸收层3不被刻蚀而设置的,成分与未掺杂AlInAs扩散缓冲层4a不同,直径比未掺杂AlInAs扩散缓冲层4a大,并且,与未掺杂InP扩散缓冲层4同样地,能带隙比未掺杂GaInAs光吸收层3大。在图3~4中,与图1~图2相比,通过设有未掺杂InP保护层9,元件端周边的未掺杂GaInAs光吸收层3的形状不同。
在图3~4中,对与图1~2同样的部件,分别附加同样的附图标记,在此省略其详细说明。以下,对图3~4的台面型PD的制作方法进行说明。
首先,与实施方式1同样地,在n型InP基板1上,利用各种结晶生长法,依次生长半导体结晶。此时,在未掺杂GaInAs光吸收层3的生长后且未掺杂AlInAs扩散缓冲层4a的生长前,生长未掺杂InP保护层9,并且在生长p型InP窗层5之后生长p型GaInAs接触层10。
此处,未掺杂AlInAs扩散缓冲层4a的层厚被设定成,使得从p型InP窗层5扩散的p型掺杂剂的载流子浓度在未掺杂InP保护层9中减少至1017cm-3以下、优选减少至与未掺杂水平相等的1016cm-3以下。
接下来,如以下说明那样,利用光刻技术对半导体结晶形成掩模,并实施刻蚀、蒸镀等处理,从而制作出台面型PD。
在本实施方式中,首先,在受光部周边环状地形成了p型GaInAs接触层10之后,将从p型InP窗层5到未掺杂AlInAs扩散缓冲层4a除去成台面形状以形成第二台面。此处,通过针对半导体结晶的每层利用刻蚀速度不同的选择刻蚀技术,p型InP窗层5以及未掺杂AlInAs扩散缓冲层4a被刻蚀除去,但未掺杂InP保护层9几乎不被刻蚀,因此层厚与结晶生长时刻相比几乎不变化。
接下来,利用选择刻蚀性低的Br系列刻蚀剂,将从p型InP窗层5到n型InP缓冲层2除去成倾斜型顺台面形状以形成第一台面。
接下来,在成膜SiNx保护层6之后,将该SiNx保护层6在元件端和受光部周边(p型GaInAs接触层10上)中除去成环状,形成p侧电极7。
接下来,与实施方式1同样地,对n型InP基板1进行磨削、利用刻蚀来使其变薄、并形成了n侧电极8之后,为了使半导体-金属间(即p型InP窗层5-p侧电极7间以及n型InP基板1-n侧电极8间)欧姆接触而进行烧结处理。
最后,通过与实施方式1同样地将n型InP基板1辟开分离,制作出0.2~0.3mm2的PD。
根据本实施方式的结构,如图3~4所示,通过使用因选择刻蚀引起的损耗少的未掺杂InP保护层9来保护未掺杂GaInAs光吸收层3,来防止在除去未掺杂AlInAs扩散缓冲层4a时,未掺杂GaInAs光吸收层3被刻蚀的情况。因此,与实施方式1相比,可以更可靠地形成第一以及第二台面。因此,与实施方式1相比,可以易于实现进一步抑制了暗电流以及劣化的台面型APD。
另外,未掺杂InP保护层9与未掺杂InP扩散保护层4同样地,可以如实施方式1中上述的那样,使导电类型、载流子浓度、成分变化。即,未掺杂InP保护层9也可以是p型(载流子浓度为p型InP窗层5以下)、n型、SI型,并且,也可以使结晶成分依次变化,以随着从未掺杂GaInAs光吸收层3离开而逐渐地使能带隙变大。
(第3实施方式)
在实施方式1~2中,对台面型PD进行了说明,但不限于PD,也可以通过追加雪崩倍增层来构成台面型APD。
图5是示出本发明的实施方式3的台面型APD的剖面图。图5是在图3中,在n型InP缓冲层2和未掺杂GaInAs光吸收层3之间配置有未掺杂AlInAs雪崩倍增层11和p型InP电场缓和层12的情况。
在图5中,对与图3同样的部件分别附加同样的附图标记,在此省略其详细说明。以下,对图5的台面型PD的制作方法进行说明。
首先,与实施方式2同样地,在n型InP基板1上,利用各种结晶生长法,依次生长半导体结晶。此时,在n型InP缓冲层2的生长后且未掺杂GaInAs光吸收层3的生长前,依次生长未掺杂AlInAs雪崩倍增层11和p型InP电场缓和层12。
然后,通过进行与实施方式2同样的处理,制作出APD。
具有这样的p型InP电场缓和层12的APD结构相对于SAM(吸收与倍增分离)结构,已知有SACM(吸收、电荷与倍增分离)结构或Lo-Hi-Lo结构,可以对各层有效地分配电场强度,取得优良的特性。
根据本实施方式的结构,如图5所示,在第一以及第二台面中,耗尽区域(阴影部分)并非在未掺杂GaInAs光吸收层3中,而在能带隙更大的未掺杂AlInAs扩散缓冲层4a(第二台面侧面)中,向外部露出。因此,可以与实施方式1同样地抑制暗电流以及劣化,可以实现长期稳定性优良的APD。
图6是用于比较地示出不具有未掺杂AlInAs扩散缓冲层4a的台面型APD的剖面图。在图6的APD中,第二台面是通过直到p型InP窗层5为止地除去而形成的。在该情况下,掺杂剂从p型InP窗层5扩散至未掺杂InP保护层9、进而未掺杂GaInAs光吸收层3。因此,如图6所示,造成未掺杂GaInAs光吸收层3中的耗尽区域扩展而向外部露出。因此,产生暗电流以及劣化变大的问题点。或者,为了不使未掺杂GaInAs光吸收层3中的耗尽区域露出,需要使第一台面进一步变大(变深),所以产生造成尺寸变大的问题点。
根据本实施方式的结构,无需增大尺寸,而可以抑制暗电流以及劣化,可以实现长期稳定性优良的APD。另外,可以降低元件电容,所以能够实现可以高速响应的APD。
(实施方式4)
在实施方式3中,对台面型APD进行了说明。但是,不限于台面型APD,也可以构成伪平面型APD。
图7是示出本发明的实施方式4的伪平面型PD的剖面图。
在图7中,对与图5同样的部件,分别附加同样的附图标记,在此省略其详细说明。以下,对图7的平面型PD的制作方法进行说明。
首先,与实施方式3同样地,在n型InP基板1上,利用各种结晶生长法,依次生长半导体结晶。
接下来,如以下说明那样,利用光刻技术对半导体结晶形成掩模,并实施刻蚀、蒸镀等处理,从而制作出伪平面型APD。
在本实施方式中,首先,利用选择刻蚀技术,形成从p型InP窗层5达到未掺杂InP保护层9的环状的沟槽,从而分离并形成受光部。
接下来,在受光部周边环状地形成p型GaInAs接触层10。
接下来,在使SiNx保护层6成膜之后,将该SiNx保护层6在元件端与受光部周边(p型GaInAs接触层10上)中除去成环状,形成p侧电极7。
接下来,与实施方式2~3同样地,对n型InP基板1进行磨削、利用刻蚀来使其变薄、并形成了n侧电极8之后,为了使半导体-金属间(即p型InP窗层5-p侧电极7间以及n型InP基板1-n侧电极8间)欧姆接触而进行烧结处理。
最后,通过与实施方式2~3同样地使n型InP基板1断开分离,而制作出0.2~0.3mm2的PD。
图8是用于比较地示出不具有未掺杂AlInAs扩散缓冲层4a的伪平面型APD的剖面图。在图8的APD中,掺杂剂从p型InP窗层5扩散至未掺杂GaInAs光吸收层(或者未掺杂InP保护层9),对未掺杂GaInAs光吸收层3赋予p型导电类型。因此,如图8所示,造成未掺杂GaInAs光吸收层3中的耗尽区域扩展。
根据本实施方式的结构,通过如图7所示那样设置未掺杂AlInAs扩散缓冲层4a,不使未掺杂GaInAs光吸收层3中的耗尽区域向外部露出,并且可以进一步变窄。因此,可以抑制暗电流以及劣化,可以实现长期稳定性优良的APD。另外,可以降低元件电容,所以能够实现可以高速响应的APD。
另外,在上述中,对通过在p型InP窗层5以及未掺杂AlInAs扩散缓冲层4a中形成环状的沟槽来分离形成受光部的情况进行了说明。但是,不限于此,受光部或者也可以通过在该沟槽的整个外侧也除去p型InP窗层5以及未掺杂AlInAs扩散缓冲层4a来形成。即,当在p型InP窗层5以及未掺杂AlInAs扩散缓冲层4a中将内周形成为受光部时,外周也可以仅除去一部分,或者也可以全部除去。另外,也可以在形成了受光部之后,通过与实施方式1同样地进行热处理,来从p型InP窗层5向未掺杂AlInAs扩散缓冲层4a有意地使p型掺杂剂扩散。
另外,与以往同样地(例如专利文献2),直到断开分离后的侧面、或者以包围p型InP窗层5的方式直到GaInAs光吸收层下为止设置停止孔,并对其侧面进行刻蚀,来稍微地除去GaInAs光吸收层,从而还可以使暗电流降低。
另外,在上述中,对具有未掺杂AlInAs雪崩倍增层11和p型InP电场缓和层12的伪平面型APD进行了说明,但不限于APD,也可以通过省略未掺杂AlInAs雪崩倍增层11和p型InP电场缓和层12来构成伪平面型PD。
以上,利用4个实施方式,对台面型、平面型、PD、APD这些半导体受光元件进行了说明,但可以明确的是除了各自的半导体受光元件中特有的要素以外,一个实施方式中表示出的层结构、各层的厚度、载流子浓度和制作方法等也可以共同地应用于其他实施方式的半导体受光元件,并取得等同的效果。
Claims (15)
1.一种半导体受光元件,包括:
第1导电类型半导体基板;和
设在上述第1导电类型半导体基板上、且顺序包含第1导电类型层、光吸收层、扩散缓冲层、以及第2导电类型层的半导体层,
其中,在上述半导体层中的至少包含上述光吸收层的层中设有第一台面;
在上述半导体层中的至少包含上述扩散缓冲层以及上述第2导电类型层的层中设有直径比上述第一台面小的第二台面。
2.根据权利要求1所述半导体受光元件,其中,
上述扩散缓冲层由成分变化层构成,且随着从上述光吸收层离开,其能带隙变大。
3.根据权利要求1所述半导体受光元件,其中,
上述扩散缓冲层由多个层构成,且随着从上述光吸收层离开,其能带隙变大。
4.根据权利要求1所述半导体受光元件,还具备保护层,该保护层配置在上述光吸收层与上述扩散缓冲层间,其成分与上述扩散缓冲层不同,其直径比上述扩散缓冲层的大,且其能带隙比上述光吸收层的大。
5.根据权利要求4所述半导体受光元件,其中,
上述保护层由成分变化层构成,且随着从上述光吸收层离开,其能带隙变大。
6.根据权利要求4所述半导体受光元件,其中,
上述保护层由多个层构成,且随着从上述光吸收层离开,其能带隙变大。
7.根据权利要求1所述半导体受光元件,其中,
上述扩散缓冲层具有第2导电类型,且其载流子浓度比上述第2导电类型层的小。
8.根据权利要求1所述半导体受光元件,其中,
上述扩散缓冲层具有第1导电类型。
9.根据权利要求1所述半导体受光元件,其中,
上述扩散缓冲层具有绝缘型。
10.根据权利要求4所述半导体受光元件,其中,
上述保护层具有第2导电类型,且其载流子浓度比上述第2导电类型层的小。
11.根据权利要求4所述半导体受光元件,其中,
上述保护层具有第1导电类型。
12.根据权利要求4所述半导体受光元件,其中,
上述保护层具有绝缘型。
13.一种半导体受光元件的制造方法,包括如下的步骤:
准备第1导电类型半导体基板的步骤;
在第1导电类型半导体基板上,形成按顺序包括第1导电类型层、光吸收层、用于缓和向上述光吸收层的第2导电类型载流子的扩散的扩散缓冲层、以及第2导电类型层的半导体层的步骤;
在上述半导体层中的至少包含上述光吸收层的层中形成第一台面的第一台面形成步骤;和
在上述第一台面形成步骤之后,在上述半导体层中的至少包含上述扩散缓冲层以及上述第2导电类型层的层中形成直径比上述第一台面小的第二台面的第二台面形成步骤。
14.一种半导体受光元件的制造方法,包括如下的步骤:
准备第1导电类型半导体基板的步骤;
在第1导电类型半导体基板上,形成按顺序包括第1导电类型层、光吸收层、扩散缓冲层、以及第2导电类型层的半导体层的步骤;和
在上述扩散缓冲层以及上述第2导电类型层中,通过除去外周的一部分或全部来保留内周作为受光部的第2导电类型层除去步骤。
15.根据权利要求13或14所述的半导体受光元件的制造方法,
还具备在上述第二台面形成步骤或上述第2导电类型层除去步骤之后,进行热处理的步骤。
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