CN101305448A - 适用于高频操作中去耦应用的沟槽电容器 - Google Patents

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Abstract

本发明涉及电容器(500)、包括电容器的电子电路、电子元件以及形成电容器的方法。在本发明的电容器中,电流路径区(530)从两个沟槽电容器之一延伸至相应的接触结构(520)。把衬底从初始衬底厚度减薄至减小的衬底厚度,以获得本发明电容器的电流路径区,所述衬底可以是包括电容器区的横向衬底部分也可以是在形成第一和第二接触结构之前整个侧向延伸的衬底。本发明电容器具有表现出电流路径区减小阻抗的优势。该减小的阻抗意味着由电容器电流路径区造成的低自感和自阻。低自感在电路配置的加宽频谱范围上提供了改进信号压制,所述电路配置将本发明电容器作为信号线和地面电势之间的旁路电容器。

Description

适用于高频操作中去耦应用的沟槽电容器
技术领域
本发明涉及电容器以及包括信号线和接地接触之间并联电容器的电子电路。本发明还涉及制造电容器的方法。
背景技术
沟槽电容器在电子电路中用作电路配置中的去耦电容器,这里也称作旁路电容器,其中所述电容器在信号线和地面电势之间并联地插入。
在该配置中,沟槽电容器提供小阻抗的优势,由下述公式给出
Z=1/jωC  (1)
这里,Z表示阻抗,ω是角频率并且涉及信号频率f即ω=2πf,C是电容,j是众所周知的虚数单位数。典型地,沟槽电容器具有大电容值,因此代表在信号线和地面电势之间对于交流信号(AC)近似理想的短路。公式(1)意味着电容越大,对地短路越好。
图1示出了已知沟槽电容器结构100以获得大电容值。该沟槽电容器结构在F.Roozeboom等人的“High-Density,Low-Loss MOSCapacitors for Integrated RF Decoupling”,Int.J.Microcircuitsand Electronic Packaging,24(3)(2001)pp.182-196中公布。图1的沟槽电容器100嵌入在硅衬底102中并且包括耦合层结构阵列,其中层结构104至112以截面图示出。层结构在与衬底102的顶面114和底面116垂直的平面中形成U-型截面轮廓的阵列。U-型层结构是同样的,以及层结构的相应层彼此相连。层结构包括由n+-硅层形成的第一下电极118。该n+-层出现在n--掺杂硅衬底上。电介质层120,例如可以是30mm厚的氧化物/氮化物/氧化物叠层,将下电极118与上电极122隔离,所述上电极是n+多晶硅层。金属顶电极124沉积在上电极122的顶部。
典型地,U-型层结构118至122可在直径为2μm,深度102为20-30μm的孔隙中形成。典型的单位面积电容密度在25nF/mm2-75nF/mm2之间,可用图1所示的电容器实现。
图2示意性地示出了具有现有技术沟槽电容器202的电路配置200,所述电容器在信号线和地面电势之间作为旁路电容器。由于具有大电容,图1所示的沟槽电容器结构100适用于电容器202中。然而,在本电路配置中用作旁路电容器,必须在衬底102的底面116上提供接地接触,图2中用参考数字206标记。接地接触206与地面电势相连。电容器202还有接触结构204,带有两个端口204.1和204.2用于信号输入和输出,可与信号线(未示出)相连。理论上,如果电容器200可以提供理想对地短路,可以完全反射进入端口1204.1的信号波。因此,端口2204.2可以理想地与端口1204.1去耦。
然而,已知沟槽电容器的性能取决于频率,而非提供在图2电路配置中的理想对地短路。下面将参考图3进行解释。图3是现有技术沟槽电容器S21传输系数作为频率的函数的依赖关系图。频率用对数比例以赫兹(Hz)为单位绘制。传输系数S21的单位是dB。三条测定曲线分别与电容为2.2nF、22nF和380nF的不同沟槽电容器相对应。三条曲线在1MHz至约50MHz(标记为“范围I”)的频率范围内都呈现了传输系数S21的下降。取决于电容值,在每条曲线中都可见所示传输特性的共振效应发生在100MHz至1GHz之间。
所示频率依赖性是由于沟槽电容器的自感。在自谐振频率,沟槽电容器的电容C和自感Lself共振。此时电容器的操作最好,例如出现最大信号抑制,尽管在GHz范围的抑制仍然比离散SMD放置的电容(discreteSMD placed capacitor)的抑制好得多。
下面的表1示出了几个现有技术电容在表面积、电容C、电阻R和自感Lself值的比较。
电容器表面积[mm2] C[nF] R[mΩ] Lself[pH]
  0.102   2.2   159   86
  0.384   8.5   80   25
  1.04   22   48   22
  3.50   80.5   26   11
  9.12   213   16   8
  19.1   380   9   4
表1 n--衬底中几个现有技术沟槽电容器表面积、电容、电阻和自感值的比较
然而工业中,正面接地。为了提供电容器和指示器的网络,有必要使用高欧姆衬底,衬底电阻率在1kΩcm或更高的数量级。从衬底至底面116的电流路径应该具有大得多的电阻,以及因此没有足够的自感。
然而,现在有向宽带应用的趋势。例如UMTS协议的结果,所述协议具有比GSM更宽的带宽。它还受到IEEE 802.16协议的促进。此外,频带数量提高,具体地是高于2GHz,也就是说用于蓝牙、W-LAN和其他无线标准。对于这些宽带应用,需要低的自感。显然,一般宽带包括高于共振频率的部分(“范围II”)。这里,端口1 204.1和端口2 204.2之间的信号抑制效率较低以及相当数量的入射波传输至端口2。自感越高,信号抑制效率越低。同样,沟槽电容器正面接地是不够的,因为至地路径往往较长。
发明内容
因此,本发明的一个目标是提供一种电容器,当作为信号线和地面电势之间的旁路电容器使用时所述电容器在宽频率范围上提供良好的信号抑制。
本发明的另一个目标是提供一种形成电容器的方法,当作为信号线和地面电势之间的旁路电容器使用时所述电容器在宽频率范围上提供良好的信号抑制。
根据本发明第一方面,提供了一种电容器,所述电容器包括衬底,所述衬底具有第一衬底面和相对的第二衬底面。所述电容器还具有第一和第二接触结构,其中第二接触结构位于第二衬底面。电容器的电容器区嵌入在衬底中,并且包括至少一个层结构,所述层结构具有彼此电隔离的第一和第二电容器电极以及在与第一和第二衬底面垂直的平面内具有U-型截面轮廓。第一和第二电容器电极分别与第一和第二接触结构电连接。
在本发明的电容器中,电流路径区从两个沟槽电容器之一延伸至相应的接触结构。电流路径区配置用于为电流提供路径。
此外,衬底包括在第一衬底面上的凹槽,所述凹槽在包括电容器区的横向衬底部分上,该凹槽的底面具有接触元件,所述接触元件是第一接触结构的一部分,使得在接触元件和第二接触结构之间设置电容器区和电流路径区。
本发明本方面的电容器具有在电流路径区表现出减小的阻抗的优势。该减小的阻抗意味着由电容器的电流路径区造成的低自感。低自感在加宽频谱范围上提供了改进信号压制,例如在将本发明电容器作为信号线和地面电势之间的旁路电容器的电路配置中。
电容器有效地是Roozeboom等人在IMAPS文章中讨论的非产业化结构的改进。为了提高其宽带性能,衬底配置有凹槽,使得缩短了有效电流路径区。重要地,凹槽的出现不会消极地影响衬底处理。当需要衬底处理时,它是相关要求,具体地当它用于带有其他电子装置的叠层结构中,例如功率放大器、集成电路、阻抗匹配网络和滤波器。
与产业化结构相比,所述产业化结构中第一接触结构也在第二衬底面上,本发明的器件具有优势在于缩短了至第一接触结构的路径,具体地是接地路径。此外,本发明的器件整齐并且直接的,防止了寄生电感和电容相互作用的产生。
本发明的优势在于它允许将具有相对较小电容的电容器用于宽带应用中。在现有技术中,为了实现用于宽带应用的足够低的自感,需要使用最大电容值。然而,实际上,该大电容值本身是不需要的,因为在组成所需宽带主要部分的高频下阻抗已经很低。显然,这种大电容器的使用是商业性的缺点,因为较大电容器需要更大的表面积以及因此比较大的电容器更多的花费。例如,电容为380nF的沟槽电容器很大,而且典型地需要约20mm2的晶片面积。与表面积为0.102mm2的2.2nF电容器相比,增加成本约200倍。
因此本发明电容器的结构基于一般理解,即电容器的自感和电阻由穿过衬底的电流路径控制。电流路径区位于第一电极与第一接触结构之间,所述第一电极与电流路径区电连接。由于电流路径区跨过较短距离,与已知电容器结构相比,电流路径的长度显著减小。如图15所示,对于给定电容器区,由于两个原因,电容器电感对于减薄衬底下降:(1)单位长度电感因为电容器较小的高宽比而下降,所述高宽比由电容器直径和衬底厚度的商值给出,以及(2)总电流路径长度减小。
优选地,电流路径区的长度最多50微米。更优选地,所述长度与电容器区的长度在同一数量级。更适合地,凹槽横向区衬底的总厚度在50微米或以下。这样对所述文章中的结构提供了重要改进,其中电流路径区在350微米数量级。在该范围内,高宽比使得自感小于4pH,如前仅由380nF电容器获得,甚至为在2nF数量级的极小电容。因此根据本发明的小电容器可以有效地用于共振频率上的信号抑制,以及随其很适合用作宽带信号抑制的旁路电容器。
下面,将描述本发明第一方面电容器的优选实施例。除非明确指出不同实施例形成执行本发明的替代方法,应该理解的是下面描述实施例的附加特征可以彼此结合。
在优选实施例中,第一接触结构配置有至少两个彼此电连接的信号端口,一个作为输入,另一个作为输出,而第二接触结构是接地连接。第一接触结构的信号端口通过接触元件在凹槽底面上的连接意味着在接触结构中将有较大电感。然而,应该注意的是电容结构的自感本身很小,对于为根据本发明的信号抑制,加宽可用频率范围是决定性的。接触结构相对较大的电感不起这种作用。
该优选实施例实质上不同于Roozeboom等人所述的现有技术结构,其中信号端口位于靠近电容器区的衬底面上以及接地连接位于远离电容器区的衬底面上。这一改进对器件配置的影响在于第一实施例中的叠层管芯组件。在第一实施例中,如下所述,沟槽电容器在衬底第二面上有孔隙。接地连接也在该面上。优选地,接地连接直接与载体相连,例如印刷电路板的层板、引线框。因此电容器位于面对载体的面上。
对于其他器件组件,可以考虑两个主要选择:在第一面上或者在第二面上。如果其他器件装配在第二面上,与信号端口相对应的接触结构从第一面至第二面绕行(reroute)。这可以由其他接触线穿过衬底接触通孔实现。
如果其他器件装配在第一面上,这种穿过衬底接触通孔可以出现在电容器中,用于将其他器件与载体相连,替代键合线等。第一面不仅用于界定接触结构,还用于其他元件,例如电感器等。由于在第一面上的导体可以具有相对较大的尺寸,电感器可以完全地集成其中。这些甚至可以不用光刻制造,仅在第一面上提供丝网印刷掩蔽以及此后导体由已知技术提供,例如溅射、电镀或同类。
优选地,凹槽的横向在接触元件和第一衬底面未凹陷部分之间的第一凹槽部分中相对于凹槽底面倾斜大于90°的角度。在第二凹槽区,优选地,凹槽的横向与相对于凹槽底面倾斜90°的角度。后一个区域填充接触元件。根据该实施例的结构,可以进一步减小凹槽底面上的接触元件与第二衬底面上的接触结构之间的距离。因此,电容器的电阻率和自感甚至可以进一步减小。
下面将描述替代实施例,其中电容器区在凹槽下面形成。
在第一替代实施例中,电流路径区由第一衬底面上的凹槽底面和电容器区之间的导电衬底区形成。在前述的截面轮廓图中,U-型的底部指向凹槽的底面。这就意味着,在该截面图中,示出了第二衬底面作为底面以及第一衬底面作为衬底的顶面,电容器的沟槽是倒置的U型。在第一替代实施例中,沟槽电容器从第二衬底面制造。
应该注意的是,可以有来自精确U-型沟槽截面轮廓的变化。类似U的矩形或者类似“V”的形状是可行的替代,当提及U-型时应该包括在内。其他变化包括沟槽的横向,所述横向在截面图中偏离精确的直线。例如,沟槽的横向可以在横向方向上存在凹槽。当提及U-型时,这种类型的变化也应该包括在内。
优选地,导电衬底区是衬底的低电阻率区。低电阻率是实现低电阻电流路径区的首要条件。如果整个衬底具有低电阻率,则不需要提供低电阻率电流路径区的具体措施。然而,如果衬底是高电阻率衬底,优选地,电流路径区以合适的掺杂剂掺杂至合适的浓度,以便获得低电阻率电流路径区。低电阻率涉及电阻率数值在几个毫欧·cm至几个欧姆·cm之间。典型地,高电阻率数值在一个或几个千欧·cm的范围内。
在形成替代前述实施例的变体中,电流路径区由钝化层形成,所述钝化层覆盖在凹槽底面上且被接触元件覆盖。因此该钝化层位于电容器区和接触元件之间,类似前述实施例。然而,替代衬底材料,钝化层用作电流路径区。当钝化层典型地由二氧化硅形成,且二氧化硅是绝缘材料时,可以采用足够小的钝化层厚度形成具有小电阻率的高频电流路径。大约10nm的厚度适合此目的。例如,可以通过使用大于30μm特别长深度的沟槽或者通过减薄衬底至凹槽处特别低的厚度值,例如25至40μm实现本实施例,所述厚度等于孔隙长度和钝化层厚度之和。
在采用衬底材料中凹槽的第二替代实施例中,电流路径区设置在电容器电容器区和第二衬底面上的第二接触结构之间。在该实施例的截面轮廓中,U-型的底部指向第二衬底面。
不同于前述替代实施例及其变化,本实施例使用由第一衬底面,也就是凹槽的底部形成的沟槽电容器。再一次参考前面限定的在截面图中关于顶面和底面的衬底定位,每个沟槽在衬底中都形成直立的“U”。因此电流路径区在沟槽电容器底部和衬底底面之间。
注意,在该实施例中通过刻蚀形成沟槽电容器较复杂,因为当在凹槽底部形成沟槽时不能用标准刻蚀工艺。然而,本实施例的优势在于所有过程可以从第一衬底面完成,如前所述,典型地形成衬底的顶面,例如在IC中包括其他电路的衬底。
该实施例的变化,类似使用“倒置-U”沟槽结构的实施例的变化,电流路径区由钝化层形成。钝化层位于沟槽底部和第二衬底面上的第二接触结构之间。该变化与前述应用凹槽下面倒置“U”沟槽的实施例中的描述类似。
下面将描述替代实施例,所述实施例提供了允许不同封装形式的不同的接触结构排布方式。
在实施例中,第一接触结构的信号端口设置在第二衬底面上。信号端口通过沿衬底第三和第四面延伸的接触线与凹槽底面上的接触元件相连,所述第三和第四面与第一和第二衬底面垂直。本实施例具体地适用于形成独立部件的封装超低阻抗沟槽电容器。
该实施例器件的信号端口和第二接触结构在同一(第二或底面)衬底面上。这使得电容器封装更容易,因为可以在单个衬底面上接触。例如,可以通过将电容器安装在载体衬底上实现封装替代。然而事实上,本实施例的电容器可以安装在不同种类的载体上,因此扩大了这种电容器结构在不同系统级封装(system-in-package)技术中的实用性。例如,该电容器可以安装在射频(RF)板上、或者低温共烧陶瓷(LTCC)载体衬底上或者IC-晶片上。
一种在第二或底面衬底面上提供信号端口的替代方法是利用穿过衬底接触通孔通过接触线连接信号端口和凹槽底面上的接触元件,所述通孔在未凹陷衬底部分从第一衬底面至第二衬底面延伸穿过衬底。优选地,该实施例用于加工方案,其中沟槽电容器在第二衬底面上形成。在该器件制造期间,该实施例电容器的第二衬底面可以用作加工衬底面。然而,对于SiP中该电容器的封装,当将该器件安装在载体衬底上时,加工衬底面或者第二衬底面用作底面。
另一个替代实施例将第一接触结构的信号端口设置在未凹槽衬底部分的第一(或顶面)衬底面。对比前述两个实施例,在该实施例中,第一和第二接触结构设置在不同衬底面上。然而,与另一种使用第二衬底面上的信号端口的设置类似,信号端口与凹槽底面的接触元件相连。
根据本发明的第二方面,提供了一种电子电路,所述电子电路包括根据本发明第一方面所述或根据所述该电容器实施例之一的电容器。在本发明第二方面的电子电路中,电容器并联连接在信号线和接地接触之间。电容器通过第一接触结构与信号线相连,以及通过第二接触结构与接地接触相连。
本发明本方面的电子电路实现了在很宽频率范围上的增强信号抑制,这是因为本发明第一方面的电容器提供了优势。
本发明的电子电路提供了通用功能,所述通用功能用于射频前端模块。例如,本发明第二方面的电子电路可以是根据GSM(全球数字移动电话系统)、蓝牙或WLAN(无线局域网)标准用于射频信号的放大电路。对于诸如12GHz卫星通信或24GHz或77GHz汽车雷达等的新型高频应用,本发明第二方面的电子电路可以提供宽带毫米波旁路功能。由于接地和旁路对实现波-波频率是必要的并且十分复杂的,本发明本方面的电子电路在波-波频率范围内是扩展设计和加工能力的关键构件。
根据本发明的第三方面提供了一种电子部件。该电子部件包括载体衬底以及固定在载体衬底上的电容器,所述电容器根据本发明第一方面或者根据本发明第一方面电容器实施例之一。本发明第三方面的电子构件结合了本发明第一方面电容器和本发明第二方面电子电路的优点。
在本发明电子构件的一个实施例中,在载体衬底和电容器之间设置了集成电路。该集成电路有与本发明电容器第一接触结构的第一和第二信号端口电相连的信号端口,在该实施例中在电容器第二衬底面上提供信号端口。优选地,如上所述,在该实施例中,所述电容器配置有穿过衬底接触通孔。
根据本发明第四方面,提供了一种制造电容器的方法。所述方法包括下列步骤:
提供衬底,所述衬底具有第一衬底面和相对的第二衬底面;
在包括电容器区的横向衬底部分中减薄衬底,使衬底从初始衬底厚度减至减小的衬底厚度;
通过生成至少一个层结构形成电容器区,所述电容器区嵌入在衬底预定的横向部分,所述层结构具有彼此电隔离的第一和第二电容器电极以及在与第一和第二衬底面垂直的平面内具有U-型截面轮廓;
形成第一接触结构以及形成第二接触结构;
在衬底的所述减薄的横向部分中提供电流路径区,从而将预定的电容器电极之一与相应的接触结构电连接。
附图说明
下面将结合附图描述本发明的其他实施例。
图1是根据现有技术的沟槽电容器的示意性三维截面图。
图2是电容器用作信号线和地面电势之间旁路电容器的示意图,所述电容器是根据现有技术的沟槽电容器。
图3示出了信号波的S21传输系数的频率依赖性,所述信号波在图2所示电路配置中从端口1入射并传输至端口2。
图4是根据现有技术电容器的示意图。
图5示出了根据本发明所述电容器的第一实施例的简化示意性截面图。
图6是图5所示电容器的示意性俯视图。
图7是图5和图6所示电容器的等效电路图。
图8是根据本发明所述电容器的第二实施例的简化示意性截面图。
图9是根据本发明所述电容器的第三实施例的简化示意性截面图。
图10是根据本发明所述电容器的第四实施例的一部分简化示意性截面图。
图11是根据本发明所述电容器的第五实施例的简化示意性截面图。
图12是电子构件的示意图,所示电子构件包括根据本发明所述电容器的第六实施例。
图13是根据本发明所述电容器的第七实施例的示意图。
图14是比较曲线,示出了沟槽电容器测定自感和根据图1所示现有技术应用的自感分析估计之间的比较。
图15示出了单位长度计算阻抗κ作为电容器中沟槽电容器的高宽比A的函数曲线,所述高宽比定义为电容器直径与电流路径区长度的商值。
具体实施方式
图4是根据现有技术的电容器400的示意图。电容器400制造在低电阻率硅衬底402上。在第一衬底面404上,所述衬底面形成图4所示的顶面,向信号接触结构406提供了输入端口408、输出端口410和接触元件412。接触元件是金属电极,与电容器区414中许多沟槽电容器的电极层相连。在本图中,沟槽电容器仅示意性示为许多矩形。
在第二衬底面上,所示衬底面形成图4的底面衬底面416,提供了第二接触结构,该结构与地面电势420相连。
图4所示的现有技术电容器体现了由电容器400的阻抗和自感决定的传输性能,所述现有技术电容器在一侧用作连接端口1 408的信号线和端口410之间的旁路电容,在另一侧用作地面电势420。阻抗值由电容范围414和接地接触418之间的电流路径的长度决定。考虑到典型的衬底402中的沟槽深度为20-30μm以及典型的衬底厚度为200-500μm,电流路径区至少为150μm,甚至可以达到450μm,取决于衬底厚度。因此,现有技术电容器400的电流路径区422足够长,以及如前所述导致高自感。
图5示出了根据本发明所述电容器的第一实施例500的简化示意性截面图。在低电阻硅衬底502中,形成凹槽504。例如可以通过在衬底502的顶面506上的微细加工生成该凹槽。如图6中电容器500的俯视图所示,接触线508和510分别设置在两个横向512和514上。接触线508和510通过接触元件520将输入端口(或者更为一般的说法:端口1)516与输出端口(或者更为一般的说法:端口2)518相连。接触元件520采用位于凹槽504底部的金属板的形式。事实上,连接线508和510位于腔体的侧面512和514上,而接触元件520设置在凹槽504的底面522上。输入和输出端口516、518、接触线508、510以及接触元件520形成第一接触结构。
与初始衬底厚度相比,凹槽504减小了底面522(以及接触元件520)下的衬底厚度,可以从未凹陷部分看出这一点,例如端口1 516处。与未凹陷部分相比减小的厚度用双箭头d表示。厚度d在最大50μm的范围内。
电容器区524由沟槽电容器阵列形成,例如参考图1描述的那些。然而,在本电容器500中,该沟槽从衬底底面526形成。每个沟槽电容器都包含层结构,所述层结构中具有彼此隔离的两个导电层并且具有图5所示倒置U型的形状。沟槽相应的导电层相连以形成相应的电容器电极。电极由绝缘层隔离,例如ONO层(氧化物-氮化物-氧化物叠层)。
电容器电极之一与接地接触528相连。地528是设置在底面526上的金属板,以及可以与和图2所示相对应的电路配置中的地电势相连。
沟槽电容器的第二电极(未示出)通过电流路径区530与接触元件520相连。第二电极由沉积为最靠近接触元件520的导电沟槽层形成。因此电流路径区530桥接了凹槽504底面上的电极和接触元件520。在本实施例中,沟槽电极层和接触元件520之间的电流路径区的长度大约为15μm。
下面将参考图7描述电容器500的优点。图7是图5和图6所示电容器的等效电路图。图7是图2所示电路配置的等效电路图,但是用电容器500代替电容器200。电容器500与地电势702相连。在图7的等效电路图中,分别用相应的符号Lline1和Lline2表示连接线510和512的电感。由于电流路径区530产生的阻抗Lcapacitor用相应的符号表示。沟槽电容器区524用符号Ccapacitor表示。从等效电路图可以看出,输入和输出连接线508和510分别表示一定的电感。位于沟槽电容器电极层和凹槽504底部上的接触元件520之间的硅衬底502中的电流路径也一样。电流路径区530的电感Lcapacitor由该距离决定。以及该电感Lcapacitor在接地路径中,所述路径限制了电容器的性能,而不是连接线的电感Lline1和Lline2。因此电容器500的电容器布局通过衬底中较小电流路径和较长的电容器连接线选择电容器的小电感。然而,因为电容器自身的电感非常小,电容器500具有较宽的使用频率范围。下面将参考图13和图14描述涉及电容器500优点和实施例的更多细节。
图8是根据本发明所述电容器的第二实施例800的简化示意性截面图。电容器800的结构非常类似图5和图6所示的电容器500的结构,下面将仅描述其不同于前述实施例的特征。不同于电容器500,电容器800在高电阻硅衬底802中形成。由于电容器区824和凹槽804底部上接触元件820之间的电流路径区830的阻抗和自感尽可能低,在本实施例中掺杂电流路径区830以实现低电阻电流路径。这样,尽管使用了高电阻衬底,电容器800的性能与电容器500的性能具有同等优点。
图9是根据本发明所述电容器的第三实施例900的简化示意性截面图。
再次,电容器900的结构非常类似电容器500的结构。下面仅描述其不同于图5和图6所示的电容器的特征。
类似于图8所示的实施例,电容器900在高电阻硅衬底902中形成。此外,在接触元件920和地面928之间电容器区924和电流路径区830的设置顺序倒置。这样意味着在接触元件920沉积之前从凹槽804的底部形成电容器区924的沟槽电容器。因此,电容器区924的沟槽在本实施例中呈直立的“U”型。接触元件920与在这些沟槽里形成的第一电极相连。地电极928通过电流路径区930与沟槽的第二电极层相连。和图8所示的实施例类似,电流路径区930是低电阻区,由衬底902底面926的选择性掺杂实现。
在该实施例中,沟槽的刻蚀更为复杂,因为使用已知接触掩蔽的标准刻蚀过程不能应用于本实施例。然而,本实施例的优点是所有加工都可以从衬底902的顶面完成。
图10是根据本发明所述电容器的第四实施例1000的简化示意性截面图。与图8和图9所示的前述实施例类似,下面的描述将集中在使电容器1000与那些前述实施例区分开的结构元件上。
在本实施例中,在形成接触元件1020之前,由沉积在凹槽1004底面1022上的钝化层1034形成电流路径区1030。钝化层1034也沉积在凹槽1004的侧面上。
此外,在本实施例中,由图10所示的“倒置”U型沟槽形成电容器区1024。因此沟槽从衬底1002的底面1028形成。这与图5和图8所示的实施例类似。然而,电容器区1024的沟槽在衬底中从底部延伸至凹槽1004底部的钝化层1034。这样,电流路径1002不包括任何衬底材料。这样,进一步缩短了穿过衬底的电流路径长度。
典型地,钝化层由二氧化硅形成。钝化层的厚度在10nm的范围内。可以在低电阻或高电阻硅衬底1002上实现本实施例。
在另一个未示出的实施例中,倒置了钝化层以及接触元件1020和接地接触1026之间的电容器区的排列。在该实施例中,在衬底1002的底面1028上形成钝化层。在接触元件1020的沉积之前,从凹槽1004的底面1022在衬底1002的顶面形成沟槽。
沟槽的形成通过刻蚀实现,并且当达到钝化层1034时将停止。
图11是根据本发明所述电容器的第五实施例1100的简化示意性截面图。在该实施例中,电容器1100形成独立部件。电容器1100的封装适应将电容器安装在包括底面1128的载体上。凹槽1104底面的接触元件1120经由连接线1108和1110分别与输入端口(或端口1)1116和输出端口(或端口2)1118相连。然而,不同于图5所示的实施例,连接线1108和1110分别沿顶面1106和左右两侧1136和1138定位至相应端口结构1116和1118。信号端口1116和1118包括倒装芯片球1140以把电容器1100安装在载体衬底(未示出)上。电容器1100具有适用于不同SiP技术的优点。例如它可以安装在RF板或LTCC载体衬底或IC晶片上。
图12是电子部件的示意图,所示电子部件包括根据本发明所述电容器的第六实施例1200。图12所示的封装图解包括使用金属球1252和1254安装在载体衬底1250上的电容器1200。电容器不同于图11所示的电容器,后者由穿过通孔1256和1258的连接线1208和1210的布线示出,所述通孔在未凹槽衬底部分的全部衬底厚度上延伸。通孔与周围衬底电隔离,但是由金属填充以提供接触元件1220和衬底1202底面1228上的信号端口1216和1218之间的电连接。
通过向金属球1252和1254提供合适的尺寸,在载体衬底1250和电容器1200之间有足够的空间以提供位于载体衬底1250的顶面与电容器1200的底面之间的集成电路1260。通过金属球1262和1264实现电容器1200信号端口1216和1218与集成电路1260上信号端口之间的连接。接地接触1226与载体衬底的地面基准电连接。
图13是根据本发明所述电容器的第七实施例1300的示意图。图13所示的电容器1300不同于图5至图12所示的实施例在于全部衬底从典型的200-500μm初始衬底厚度减薄至约50μm的减小衬底厚度。与接触元件1320连接的信号端口1316和1318可以形成简单的线接触。
除此之外,本实施例类似图5所示的实施例。然而,用于形成电容器和电流路径区的图8至图10所示的替代配置也可以用于这种类型的电容器。
图14是比较曲线,示出了沟槽电容器测定自感和现有技术电容器的自感分析估计之间的比较,作为沟槽电容器中电容器区直径的函数。参数“直径”意味着假定电容器具有包括多个彼此之间给定距离孔隙的圆形排列组成的电容器区。因此直径涉及电容器区的全部边长,而不只是一个孔隙的边长。典型地,孔隙直径约为2微米,但是典型地数千个孔隙彼此紧邻排布。
在图14中,测定的自感值用菱形表示,而计算的自感值用正方形表示。根据下面的公式进行计算,所述公式给出了低电阻硅中电容器对地电感Lcapacitor
Lcapacitor=hsubstrate·κ(A)
κ ( A ) = μ 0 2 π [ ln ( 21 A + 4 A 2 + 1 ) + 3 2 · ( A 2 - A 2 4 + 1 ) ] - - - ( 2 )
这里,κ(A)是单位长度的电感,hsubstrate是衬底厚度,A是由电容器直径与衬底厚度的商值给出的高宽比,以及μ0是磁场常数。从通孔对地电感的计算可知公式(2)(M.E.Goldfarb,R.A.Pucel,“Modeling Via Hole Grounds in Microstrip”,IEEE Microwave andguided wave letters,Vol.1,No.6,June 1991)。如测定值和计算值之间的比较所示,所述公式成功地用于低电阻硅中沟槽电容器电感的计算,如图14所示。注意,当假定是在全部正方形中的孔隙排布可以得到等效的结果。
测定电感值利用公式(2)的成功建模证明了本发明的构思,所述构思通过使沟槽电容器衬底中电流路径长度尽可能短以实现自感的减少。显然根据公式(2),电感仅取决于衬底高度和高宽比A。
图15示出了单位长度计算阻抗κ作为电容器中沟槽电容器的高宽比A的函数曲线。计算再次使用公式(2)。
从图15可以看出,如果高宽比大,则κ(A)小得多。为了本发明目的的优势格局(constellation)与低衬底厚度和大电容器直径相对应。因此,对于给定的电容器面积,由于两个原因电容器电感因减薄衬底而减小:(a)κ(A)因电容器较小的高宽比而减小,以及(b)电流路径总长度减小。
电感因减小衬底厚度的总下降显著:例如,对于400μm×400μm的电容器,衬底高度从300μm减小到50μm导致电感从25pH减小到L=0.7pH,电感减小了35倍。
总之,本发明涉及电容器(500)、包括电容器的电子电路、电子构件以及形成电容器的方法。在本发明的电容器中,电流路径区(530)从沟槽电容器电极之一延伸至对应的接触结构(520)。本发明电容器的电流路径区可以通过把衬底从初始衬底厚度减薄至减小衬底厚度获得,或者在包括电容器的横向衬底部分或者在形成第一和第二接触结构之前在衬底的整个横向延伸。本发明电容器具有在电流路径区显示减小电感的优势。该减小电感意味着由电容器电流路径区造成的低自感和自阻。低自感在电路配置中加宽光谱范围上提供了改进的信号抑制,所述电路配置使用本发明电容器作为信号线和地电势之间的旁路电容器。

Claims (17)

1.一种电容器(500,800,900,1000,1100,1200,1300),包括:
衬底(502,802,902,1002,1102,1202,1302),所述衬底包括第一衬底面(506)和相对的第二衬底面(526);
电容器区(524),所述电容器区嵌入在所述衬底中并且包括至少一个层结构,所述层结构具有彼此电隔离的第一和第二电容器电极以及在与第一和第二衬底面垂直的平面内具有U-型截面轮廓,所述第一和第二电容器电极分别与第一(508,510,516,518,520)和第二(528)接触结构电连接;以及
电流路径区(530,830,930,1030),所述电流路径区从第一电容器电极(524)延伸至第一接触结构(520,820,928,1020)以及配置用于为电流提供路径,
其中所述衬底包括凹槽(504,804,904,1004,1104,1204),所述凹槽在包括电容器区(524,824,924,1024,1124,1224)的横向横向衬底部分的第一衬底面上,所述凹槽包括具有接触元件(520)的底面(522),所述接触元件(520)是第一接触结构的一部分,使得将电容器区(524,824,924,1024)和电流路径区(530,830,930,1030)设置在所述接触元件(520)和所述第二衬底面(526)上的第二接触结构(526,826,926,1026)之间。
2.根据权利要求1中所述的电容器,
其中所述第一接触结构配置有至少两个彼此电连接的信号端口(516,518),一个作为输入,另一个作为输出,而所述第二接触结构是接地连接。
3.根据权利要求1中所述的电容器,其中所述凹陷的横向衬底部分的厚度最多为50微米。
4.根据权利要求1中所述的电容器,
其中所述凹槽的横向(512,514)在接触元件(520)和第一衬底面未凹陷部分之间的第一凹槽部分(504)中相对于凹槽底面(522)倾斜大于90°的角度,而在由接触元件(520)填充的第二凹槽部分中倾斜90°的角度。
5.根据权利要求1中所述的电容器,
其中所述电流路径区由第一衬底面上凹槽(504、804、1204)的底面和电容器区(524、824、1224)之间的导电衬底区(530、830、1230)形成,以及在截面轮廓中,U-型的底部指向所述凹槽的底面。
6.根据权利要求1中所述的电容器,
其中所述电流路径区(1030)由钝化层(1022)形成,所述钝化层覆盖所述凹槽(1004)的底面并且被所述接触元件(1020)覆盖。
7.根据权利要求1中所述的电容器,
其中所述电流路径区(930)设置在电容器区(924)和第二衬底面(926)上的第二接触结构(928)之间,以及在截面轮廓中,U-型的底部指向第二衬底面(926)。
8.根据权利要求1中所述的电容器,
其中所述电流路径区(530,630,930,1030,1330)的横向延伸范围等于电容器区(524,824,924,1024,1324)的横向延伸范围,以及所述电流路径区具有比所述衬底(502,802,902,1002,1302)横向相邻区域低的电阻率。
9.根据权利要求2中所述的电容器,
其中所述第一接触结构的信号端口(508,510)设置在第一衬底面(506)的未凹陷部分,并且与所述凹槽(504)底面上的所述接触元件(520)相连。
10.根据权利要求2中所述的电容器,
其中所述第一接触结构的信号端口(1116、1118,1216、1218)设置第二衬底面上,并且通过接触线(1108、1110)与所述凹槽(1104,1204)底面上的接触元件(1120,1220)相连,所述接触线从第一衬底面延伸至第二衬底面。
11.一种宽带系统,包括处理至少一个频率处的信号并且作为旁路电容器的半导体器件,所述电容器是根据权利要求1至10中任一权利要求中所述的电容器。
12.根据权利要求11中所述的宽带系统,其中所述电容器包括多个键合焊盘和互连线,以及所述半导体器件装配在第一衬底面上。
13.根据权利要求11或12中所述的宽带系统,其中所述通孔穿过衬底从第一衬底面延伸至第二衬底面,使得所述衬底可以用第二衬底面装配在载体上。
14.根据权利要求11、12或13中所述的宽带系统,其中存在根据权利要求5或6中所述的电容器。
15.一种电子部件(1200),包括载体衬底(1250)以及安装在所述载体衬底上的根据权利要求1中所述的电容器。
16.一种制造电容器的方法,包括以下步骤:
提供衬底,所述衬底具有第一衬底面和相对的第二衬底面;
在包括所述电容器区的横向衬底部分中减薄衬底,使衬底从初始衬底厚度减薄至减小的衬底厚度;
通过产生至少一个层结构形成电容器区,所述电容器区嵌入在所述衬底的预定横向部分,所述层结构具有彼此隔离的第一和第二电容器电极以及在与所述第一和第二衬底面垂直的平面内具有U-型截面轮廓;
形成第一接触结构以及形成第二接触结构;
在衬底的所述减薄的横向部分中提供电流路径区,从而将所述电容器电极的预定电容器电极与相应的接触结构电连接。
17.根据权利要求16中所述的方法,其中
所述减薄衬底的步骤包括在第一衬底面上形成凹槽,所述凹槽具有底面;
所述形成第一接触结构的步骤包括通过所述凹槽底面上的接触元件使第一接触接口的信号端口彼此相连;以及
所述提供电流路径区的步骤包括在所述凹槽底面上的所述接触元件与所述第二衬底面上的所述第二接触结构之间提供电流路径区。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103348442A (zh) * 2010-12-09 2013-10-09 德塞拉股份有限公司 高密度三维集成电容器
CN103579305A (zh) * 2013-09-23 2014-02-12 瑞昱半导体股份有限公司 金属沟渠去耦合电容结构及其形成方法
CN103635991A (zh) * 2011-04-14 2014-03-12 塞吉外斯66(私人)有限公司 电导体
CN105845622A (zh) * 2015-01-30 2016-08-10 国际商业机器公司 半导体结构及其形成方法
US9437557B2 (en) 2010-12-09 2016-09-06 Tessera, Inc. High density three-dimensional integrated capacitors
CN106783019A (zh) * 2016-12-02 2017-05-31 南通沃特光电科技有限公司 一种低干扰电感结构
CN108122856A (zh) * 2016-11-29 2018-06-05 京瓷株式会社 半导体元件搭载基板
CN110945663A (zh) * 2017-07-17 2020-03-31 株式会社村田制作所 分布式rc端接
CN111033656A (zh) * 2017-11-30 2020-04-17 株式会社村田制作所 电容器
CN114157257A (zh) * 2021-12-03 2022-03-08 电子科技大学 一种集成lc滤波器及其制造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3043381B1 (en) * 2007-05-10 2019-05-22 Murata Integrated Passive Solutions Integration substrate with a ultra-high-density capacitor and a through-substrate via
US7986184B2 (en) * 2009-12-18 2011-07-26 Nxp B.V. Radio frequency amplifier with effective decoupling
US8492260B2 (en) 2010-08-30 2013-07-23 Semionductor Components Industries, LLC Processes of forming an electronic device including a feature in a trench
US9608130B2 (en) 2011-12-27 2017-03-28 Maxim Integrated Products, Inc. Semiconductor device having trench capacitor structure integrated therein
US9196672B2 (en) 2012-01-06 2015-11-24 Maxim Integrated Products, Inc. Semiconductor device having capacitor integrated therein
TWI489529B (zh) * 2012-06-01 2015-06-21 Macronix Int Co Ltd 積體電路電容器及方法
US8981533B2 (en) 2012-09-13 2015-03-17 Semiconductor Components Industries, Llc Electronic device including a via and a conductive structure, a process of forming the same, and an interposer
US8969170B2 (en) * 2013-03-14 2015-03-03 Globalfoundries Inc. Method of forming a semiconductor structure including a metal-insulator-metal capacitor
US9882075B2 (en) 2013-03-15 2018-01-30 Maxim Integrated Products, Inc. Light sensor with vertical diode junctions
US9412806B2 (en) 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
CN106536068B (zh) * 2014-07-17 2020-06-05 皇家飞利浦有限公司 超声换能器布置和组件、同轴电线组件、超声探头及超声成像系统
DE102015011718A1 (de) * 2014-09-10 2016-03-10 Infineon Technologies Ag Gleichrichtervorrichtung und Anordnung von Gleichrichtern
US9397038B1 (en) 2015-02-27 2016-07-19 Invensas Corporation Microelectronic components with features wrapping around protrusions of conductive vias protruding from through-holes passing through substrates
US9812354B2 (en) 2015-05-15 2017-11-07 Semiconductor Components Industries, Llc Process of forming an electronic device including a material defining a void
CN106653568B (zh) * 2016-12-02 2019-04-16 昆山纳尔格信息科技有限公司 一种低干扰电感结构的制造方法
FR3063387B1 (fr) 2017-02-24 2021-05-21 Commissariat Energie Atomique Composant electronique muni d'un transistor et de doigts interdigites pour former au moins une partie d'un composant capacitif au sein du composant electronique
US10586844B2 (en) 2018-01-23 2020-03-10 Texas Instruments Incorporated Integrated trench capacitor formed in an epitaxial layer
KR102068808B1 (ko) * 2018-01-31 2020-01-22 삼성전기주식회사 커패시터 부품
JP7178187B2 (ja) 2018-06-27 2022-11-25 太陽誘電株式会社 トレンチキャパシタ
US20230018448A1 (en) * 2021-07-14 2023-01-19 Qualcomm Incorporated Reduced impedance substrate
CN118872056A (zh) * 2022-03-23 2024-10-29 株式会社村田制作所 电子部件及电路装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1221363B (de) 1964-04-25 1966-07-21 Telefunken Patent Verfahren zum Verringern des Bahnwiderstands von Halbleiterbauelementen
US4224734A (en) 1979-01-12 1980-09-30 Hewlett-Packard Company Low electrical and thermal impedance semiconductor component and method of manufacture
JPS6334974A (ja) * 1986-07-29 1988-02-15 Mitsubishi Electric Corp 半導体装置
DE4418430C1 (de) * 1994-05-26 1995-05-11 Siemens Ag Verfahren zur Herstellung eines Siliziumkondensators
JPH0897367A (ja) * 1994-09-27 1996-04-12 Murata Mfg Co Ltd 半導体装置
US5847951A (en) * 1996-12-16 1998-12-08 Dell Usa, L.P. Method and apparatus for voltage regulation within an integrated circuit package
US5939782A (en) * 1998-03-03 1999-08-17 Sun Microsystems, Inc. Package construction for integrated circuit chip with bypass capacitor
US6346743B1 (en) * 2000-06-30 2002-02-12 Intel Corp. Embedded capacitor assembly in a package
JP2002299462A (ja) * 2001-01-26 2002-10-11 Nokia Mobile Phones Ltd 半導体装置
US6706584B2 (en) * 2001-06-29 2004-03-16 Intel Corporation On-die de-coupling capacitor using bumps or bars and method of making same
US6818469B2 (en) * 2002-05-27 2004-11-16 Nec Corporation Thin film capacitor, method for manufacturing the same and printed circuit board incorporating the same
WO2005088699A1 (en) * 2004-03-10 2005-09-22 Koninklijke Philips Electronics N.V. Method of manufacturing an electronic device and a resulting device

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157978B2 (en) 2010-12-09 2018-12-18 Tessera, Inc. High density three-dimensional integrated capacitors
CN103348442A (zh) * 2010-12-09 2013-10-09 德塞拉股份有限公司 高密度三维集成电容器
US9431475B2 (en) 2010-12-09 2016-08-30 Tessera, Inc. High density three-dimensional integrated capacitors
US9437557B2 (en) 2010-12-09 2016-09-06 Tessera, Inc. High density three-dimensional integrated capacitors
US11004930B2 (en) 2010-12-09 2021-05-11 Tessera, Inc. High density three-dimensional integrated capacitors
CN103348442B (zh) * 2010-12-09 2017-03-22 德塞拉股份有限公司 高密度三维集成电容器
CN103635991A (zh) * 2011-04-14 2014-03-12 塞吉外斯66(私人)有限公司 电导体
CN103579305A (zh) * 2013-09-23 2014-02-12 瑞昱半导体股份有限公司 金属沟渠去耦合电容结构及其形成方法
CN105845622A (zh) * 2015-01-30 2016-08-10 国际商业机器公司 半导体结构及其形成方法
CN108122856A (zh) * 2016-11-29 2018-06-05 京瓷株式会社 半导体元件搭载基板
CN106783019A (zh) * 2016-12-02 2017-05-31 南通沃特光电科技有限公司 一种低干扰电感结构
CN110945663A (zh) * 2017-07-17 2020-03-31 株式会社村田制作所 分布式rc端接
CN110945663B (zh) * 2017-07-17 2023-09-19 株式会社村田制作所 分布式rc端接
CN111033656A (zh) * 2017-11-30 2020-04-17 株式会社村田制作所 电容器
CN114157257A (zh) * 2021-12-03 2022-03-08 电子科技大学 一种集成lc滤波器及其制造方法

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