KR100415547B1 - 초고주파 집적회로용 고충실도 다결정 실리콘 캐패시터 - Google Patents

Abstract

본 발명은 하부 전극판의 분포저항 및 기생 커패시턴스 값을 낮추고, 연결선의 기생 저항 및 인덕턴스를 최소화하여 고충실도를 구현하도록 한 캐패시터에 관한 것으로, 하부전극판, 상기 하부전극 상에 인터디지트 형태로 배열된 단위전극판을 갖는 상부전극판, 상기 상부전극판 상에 서로 절연되면서 배열된 다수의 제1콘택, 상기 상부전극판과 동일한 형태를 가지며 상기 제1콘택 상에 접속된 제1금속층, 및 상기 상부전극판 사이의 상기 하부전극판에 접속되면서 상기 제1금속층과 절연되며 상기 하부전극판의 전영역을 덮는 제2금속층을 포함하여 구성된다.

Description

초고주파 집적회로용 고충실도 다결정 실리콘 캐패시터{High-Q poly-to-poly capacitor structure for RF ICs}

본 발명은 캐패시터에 관한 것으로서, 특히 폴리실리콘을 양 전극으로 이용하는 캐패시터에서 폴리실리콘과 실리콘 기판의 직렬분포저항을 줄이고 금속선의 기생저항(Rc)을 최소화함으로써, 고주파에서 높은 충실도를 제공하며 하부 전극판과 접지사이의 커패시턴스(Cox)를 최소화하는 폴리실리콘 커패시터에 관한 것이다.

또한, 본 발명은 고주파 집적회로에서 DC를 차단하고 AC만 통과시키는 용도로서 사용 할 수도 있고, 특히 고주파(RF 및 마이크로웨이브) 튜닝이나 임피던스 정합 등의 용도에서 높은 충실도를 필요로 하는데 사용하기 위한 캐패시터에 관한 것이다.

일반적으로 고주파 집적회로에서 증폭기등의 임피던스 정합이나, 오실레이터 등의 공진회로에서 커패시터의 충실도(Quality; Q)가 전체회로의 성능을 좌우하는 핵심적인 역할을 한다.

그러나, 집적회로 공정의 칩 내부에 제공되는 커패시터들의 종류가 제한되어 있을 뿐만 아니라, 높은 충실도를 갖는 커패시터를 얻기가 어렵다.

MIM(metal-insulator-metal) 커패시터 같은 경우에는 우수한 충실도를 얻을수 있지만, 대부분의 아날로그 공정에서 이를 포함하지 않거나 추가의 공정이 필요함으로 공정단가를 상승시키는 요인이 되기 때문에 단가와 성능면에서 적절히 고려되어야 한다.

이를 해결하기 위해 대부분의 실리콘 집적회로 공정에서는 PIP(polysilicon-insulator-polysilicon) 커패시터를 제공한다. 그러나 PIP 커패시터는 폴리실리콘과 기판의 저항이 높은 관계로 높은 충실도를 얻기가 쉽지 않다.

도 1a는 종래 PIP 캐패시터의 구조 단면도이고, 도 1b는 PIP 캐패시터의 등가회로도이다.

도 1a에 도시된 바와 같이, 종래 PIP 캐패시터는 실리콘기판(11)상에 폴리시리콘으로 이루어진 하부 전극판(12), 상부 전극판(14)이 적층되고, 두 전극판(12, 14) 사이에 유전층(13)이 삽입된다.

도 1b에 도시된 바와 같이, PIP 캐패시터 구조에서는 전극판 및 연결금속선의 저항(Rc), 전극판 사이의 캐패시턴스(Cc), 하부 전극판(12)과 실리콘 기판(10) 사이에 존재하는 기생 캐패시턴스(Cox), 그리고 하부 전극판(12)과 실리콘 기판(10) 바닥(접지) 사이에 존재하는 저항(Rsub)이 존재한다.

통상적인 캐패시터에서는 전극판 사이의 캐패시턴스(Cc)만 존재하고 전극판 및 금속선의 저항(Rc)과 하부전극판과 실리콘기판간 기생캐패시턴스(Cox)는 '0'이고, 실리콘기판과 바닥 사이의 저항(Rsub)은 무한대인 특성을 갖는다.

도 2는 종래기술의 일예에 따른 캐패시터의 사시도로서, 소정 거리를 두고 대향하는 하부전극판(12)과 상부전극판(14)에 각각 전기적 신호 공급을 위한 금속선(15)이 접속된다.

도 2에 도시된 PIP 캐패시터는 단위면적당 커패시턴스를 많이 얻을 수 있는 장점이 있으나, 직렬분포저항(series spreading resistance) 값이 커서 높은 충실도를 얻기가 매우 어렵다. 대략 1∼2 ㎓ 대역에서 5 미만의 충실도를 얻는데 국한된다.

충실도를 높이기 위해, 도 3에 도시된 바와 같이, 하부 전극판(12)은 하나로 되어 있고, 상부 전극판(14)은 작은 폴리실리콘층의 단위 전극판(14a)을 다수 병렬 연결한다. 그리고, 단위전극판(14a)들을 서로 전기적으로 접속시키기 위한 금속선(15a)과 하부전극판(12)을 전기적으로 접속시키기 위한 금속선(15b)이 다수 배열된다.

도 3에서 폴리실리콘층의 단위전극판(14a) 및 하부 전극판(12)을 연결시켜주는 복잡한 금속선(interconnection)(15a, 15b)의 저항 및 인덕턴스값을 무시하고 생각하면, 전체 캐패시터의 충실도는 단위전극판(14a)에 의한 단위 캐패시터의 충실도에 의하여 결정된다.

예컨대, 단위 캐패시터의 캐패시턴스를 Cu라 하고, 직렬저항값을 Ru라고 하면, 충실도 Q는 Qu = 1/(2πf×Ru×Cu)로 주어지고, 이들 단위 커패시터들을 병렬연결할 경우 전체 캐패시터의 직렬저항은 단위 캐패시터의 수에 반비례하여 감소하고, 캐패시턴스는 비례하여 증가하므로 충실도 Q값은 달라지지 않는다.

주어진 정방형의 단위 커패시터의 가로 대 세로의 비, 즉 종횡비(aspect-ratio)에 대해서 직렬저항값(Ru)은 변하지 않기 때문에 단위 커패시터의 크기를 줄일수록 충실도를 높일 수 있다.

그러나, 도 3의 구조는 충실도를 높이는데 많은 한계를 갖고 있다. 먼저 단위 커패시터의 크기를 너무 줄이면 하부 전극판(12)과의 연결을 위해서 확보되어야 하는 하부 전극판(12)의 면적이 커져서 전체적으로 전극판 사이의 캐패시턴스(Cc)에 비하여 하부전극판과 실리콘기판간 기생캐패시턴스(Cox)의 비율이 커지는 단점이 있다.

그리고, 단위 캐패시터들을 연결하는 금속선(15a, 15b)의 기생 저항 및 인덕턴스값이 커져서 캐패시터의 크기가 증가함에 따라 충실도가 급격히 감소하는 문제점이 있다.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 충실도 저하를 방지하도록 한 다결정 실리콘 캐패시터를 제공하는데 그 목적이 있다.

도 1a 및 도 1b는 PIP 캐패시터의 단면도 및 등가회로도,

도 2는 종래의 PIP 캐패시터의 사시도,

도 3은 종래의 병렬연결형 PIP 캐패시터의 사시도,

도 4는 본 발명의 일실시예에 따른 고충실도 PIP 캐패시터의 단면도,

도 5는 도 4의 입체도.

* 도면의 주요부분에 대한 부호설명 *

21 : 실리콘기판 23 : 하부전극판

25 : 상부전극판 27 : 콘택

28 : 제1금속층 29 : 비아층

31 : 제2금속층 22, 24, 26, 30 : 산화실리콘층

상기 목적을 달성하기 위한 본 발명의 캐패시터는 하부전극판, 상기 하부전극 상에 인터디지트 형태로 배열된 단위전극판을 갖는 상부전극판, 상기 상부전극판 상에 서로 절연되면서 배열된 다수의 제1콘택, 상기 상부전극판과 동일한 형태를 가지며 상기 제1콘택 상에 접속된 제1금속층, 및 상기 상부전극판 사이의 상기 하부전극판에 접속되면서 상기 제1금속층과 절연되며 상기 하부전극판의 전영역을 덮는 제2금속층을 포함하여 구성됨을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일실시예에 따른 다결정 실리콘 캐패시터의 부분 사시도이다.

도 4에 도시된 바와 같이, 실리콘기판(21)상에 제 1 폴리실리콘층으로 이루어진 캐패시터의 하부전극판(23)이 형성되고, 하부전극판(23)상에 인터디지트 형태의 제 2 폴리실리콘층으로 이루어진 상부전극판(25)이 형성된다.

여기서, 상부전극판(25)은 다수의 콘택(27a)을 통해 제1금속층(28a)에 접속되고, 상부전극판(25) 사이의 하부전극판(23) 상에 콘택/제1금속층/비아층(27b/28b/29)이 순차적으로 적층된다.

그리고, 비아층(29)상에 제2금속층(31)을 접속시키는데, 이 때 비아층(29)을 통해 제1금속층(28b)과 제2금속층(31)이 접속되며, 결국 콘택(27b)을 통해 제1금속층(28b)에 접속된 하부전극판(23)은 제2금속층(31)을 통해 외부로 접속된다.

즉, 하부전극판(23)은 콘택/제1금속층/비아층/제2금속층(27b/28b/29/31)의 적층구조에 의해 외부로 접속되며, 상부전극판(25)은 콘택/제1금속층(27a/28a)을 통해 외부로 접속된다. 상기한 제1,2 금속층(28, 31)은 산화실리콘층(30)을 통하여 분리되면서 적층된 구조를 이룬다.

마지막으로, 하부전극판(23) 및 상부전극판(25)은 실리콘기판(21)상의 산화실리콘층(22, 24, 26, 30)내에 형성되고, 아울러, 콘택(27a, 27b)과 제1금속층(28a, 28b)도 산화실리콘층(22, 24, 26, 30)내에 형성된다.

도 5는 도 4에 도시된 캐패시터의 입체도로서, 제2금속층이 미포함된 도면이다.

도 5에 도시된 바와 같이, 인터디지트(interdigit) 형태의 구조 즉, 손가락모양으로 구성된 2개의 전극판이 상호 깍지낀 형태로 일정한 간격을 두고 엇갈리게 배치되는 구조를 채택하여 종횡비(aspect-ratio)를 높임으로서 하부 전극판(23)의 분포저항을 낮추는 방법을 채택하였다.

도 5의 구조는 도 2에 나타낸 구조에 비해 하부 전극판(23)의 면적을 줄임으로서 하부 전극판(23)과 실리콘 기판(21)에 발생하는 기생 커패시턴스 값을 낮춰주는 장점이 있다.

도 4 및 도 5에 도시된 바와 같이, 상부 전극판(25)은 콘택(27a)을 실리콘기판(21) 전체에 고루 분포하여 제 1 금속층(28a)과 바로 연결하므로써 상부 전극판(25)의 분포저항은 무시할 수준으로 낮출 수 있다.

그리고, 연결선인 금속층의 기생 저항 및 인덕턴스를 최소화시키는데, 우선 상부 전극판(25)과 관련한 연결선을 보면 도 4에서 도시한 바와 같이, 상부 전극판(25) 사이에 하부 전극판(23)과의 연결을 위해 약간의 간격만을 유지하기 때문에 실질적으로 상부 전극판(25)은 하나의 직사각형(또는 정사각형)의 금속 연결선이 갖는 직렬 분포저항 정도 수준의 연결선 저항만을 갖게 된다.

그런데 도 5에 의하면 하부 전극판(23)은 제1금속층(28a)이 가늘게 캐패시터 안쪽으로 분포되어 외부와의 연결을 이루는 것으로 나타나 도 3에 나타낸 종래의 기술과 마찬가지로 연결선 저항 및 인덕턴스 문제를 안고 있다.

하지만, 도 4에 나타낸 것처럼 큰 직사각형(또는 정사각형)의 제2금속층(31)을 전체 캐패시터에 덮어 씌워서 하부 전극판(23)에 연결된 제1금속층(28b)과 비아층(29)을 통하여 연결시켜 상부 전극판(25)과 마찬가지로 연결선의 기생 저항 및 인덕턴스를 최소화한다.

상술한 바와 같이, 본 발명의 실시예는 PIP 구조를 채택함으로써 상부 전극판(25)과 하부 전극판(23) 사이에 측정된 캐패시터의 충실도를 매우 높게 가져 갈 수 있다.

특히, 실리콘 집적회로 공정에서 실리콘 기판(21)에 의한 기생저항(Rsub) 성분으로 인한 충실도 감쇠 효과를 줄이면서 고충실도 특성을 최대한 구현하기 위해서는 캐패시터의 하부 전극판(23)이 접지로 연결되고 상부 전극판(25)에 신호를 가하는 형태로 캐패시턴스를 측정하여야 하며 캐패시터 레이아웃을 실제 집적회로에 연결하거나 배치한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명의 캐패시터는 인터디지트 구조를 채택하므로써 하부전극판의 면적을 감소시켜 기생캐패시턴스를 저하시킬 수 있고, 콘택을 통해 상부전극판을 금속층에 연결하고 하부전극판에 연결된 금속층을 전체 캐패시터 영역에 덮어씌운 다른 금속층에 연결하므로써 연결선들의 기생저항 및 인덕턴스를 현저히 감소시켜 고충실도의 고주파수 특성을 얻을 수 있는 효과가 있다.

Claims (5)

1. 다결정 실리콘 캐패시터에 있어서,

   하부전극판;

   상기 하부전극 상에 인터디지트 형태로 배열된 단위전극판을 갖는 상부전극판

   상기 상부전극판 상에 서로 절연되면서 배열된 다수의 제1콘택;

   상기 상부전극판과 동일한 형태를 가지며 상기 제1콘택 상에 접속된 제1금속층; 및

   상기 상부전극판 사이의 상기 하부전극판에 접속되면서 상기 제1금속층과 절연되며 상기 하부전극판의 전영역을 덮는 제2금속층

   을 포함하여 구성됨을 특징으로 하는 다결정 실리콘 캐패시터.
2. 제 1 항에 있어서,

   상기 제2금속층과 상기 하부전극판은,

   상기 제1콘택과 동일한 물질의 제2콘택, 상기 제1금속층과 동일한 물질의 금속층 및 비아층의 순서로 적층된 적층 구조를 통해 서로 접속되는 것을 특징으로 하는 다결정 실리콘 캐패시터.
3. 제 1 항에 있어서,

   상기 제1 및 제 2 금속층은 정사각형 또는 직사각형 중 어느 하나의 형태인것을 특징으로 하는 다결정 실리콘 캐패시터.
4. 제 1 항에 있어서,

   상기 하부전극판이 접지된 것을 특징으로 하는 다결정 실리콘 캐패시터.
5. 제 1 항에 있어서,

   상기 하부전극판과 상부전극판, 상기 제1금속층과 제2금속층은 산화실리콘층에 의해 절연된 것을 특징으로 하는 다결정 실리콘 캐패시터.