CN101278389A - 半导体集成电路 - Google Patents

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Abstract

本发明公开了一种半导体集成电路。在半导体芯片上包括多个电路单元，该多个电路单元沿着半导体芯片的第一芯片边形成，多个电路单元中的每一个电路单元都具有垫。多个电路单元中位于第一芯片边的至少端部附近的一个以上的电路单元朝着从第一芯片边的中央部开始越靠近端部离第一芯片边越远的方向呈阶梯状地错开布置着。

Description

半导体集成电路
技术领域
[0001]本发明涉及一种半导体集成电路，特别涉及一种驱动等离子显示器等电容性负载的多沟道半导体集成电路的平面布置。
背景技术
[0002]已知：一般情况下，用于多沟道半导体集成电路的输出电路有：
MOS输出电路、IGBT输出电路、无高侧晶体管的MOS输出电路或者无高侧晶体管的IGBT输出电路。有人提出了以下平面布置方案(参考例如专利文献1)，如图29所示，以这些输出电路的单元作标准单元进行的具有多沟道的半导体集成电路的平面布置是这样的，沿着半导体芯片101的外周将多个标准单元排列成一列，使得标准单元的垫100一侧朝向半导体芯片101的外侧，而且，在半导体芯片101的每个边的中央部将标准单元布置得较密，而在角部将标准单元布置得较疏。
《专利文献1》日本公开特许公报特开昭60-46041号公报
发明内容
发明要解决的技术问题
[0003]但存在以下问题，如图29所示，根据现有的多沟道半导体集成电路的平面布置，将包含在标准单元中的垫100和内引线102连接起来的焊接线103与相邻的焊接线103相互之间接触会产生输出间短路，这就是问题。结果是，安装可靠性不够，而且，各个输出电路间的特性也不均一。这也是问题。
[0004]本发明正是为解决该问题而研究开发出来的，其目的在于：提供一种具有组装可靠性良好且能够实现各个输出电路之间的特性均一化的平面布置的半导体集成电路。
用以解决技术问题的技术方案
[0005]具体而言，本发明的一侧面所涉及的半导体集成电路是这样的，该半导体集成电路在半导体芯片上具有多个电路单元，该多个电路单元沿着半导体芯片的第一芯片边形成，每一个电路单元都具有垫。多个电路单元中位于第一芯片边的至少端部附近的一个以上的电路单元朝着从第一芯片边的中央部开始越靠近端部离第一芯片边越远的方向呈阶梯状地错开布置着。
[0006]在本发明的一侧面所涉及的半导体集成电路中，可以是这样的一种结构，即，多个电路单元中的每一个电路单元朝着从第一芯片边的中央部开始越靠近端部离第一芯片边越远的方向呈阶梯状地错开布置着。
[0007]在本发明的一侧面所涉及的半导体集成电路中，电路单元包括高耐压驱动器、驱动高耐压驱动器的预驱动器以及垫。
[0008]在本发明的一侧面所涉及的半导体集成电路的第一形态中(例如是MOS输出电路的情况)，高耐压驱动器包括高侧晶体管和低侧晶体管；预驱动器包括驱动高侧晶体管的电平位移电路。
[0009]在该第一形态中，最好是，预驱动器、垫、高侧晶体管、电平位移电路以及低侧晶体管布置在一直线上；至少高侧晶体管与低侧晶体管夹着垫相向地布置着。
[0010]在该第一形态中，进一步包括：控制部，该控制部布置在半导体芯片的中央部，以及第二电路单元列，该第二电路单元列沿着半导体芯片的向着第一芯片边的第二芯片边布置着，该第二电路单元列夹着控制部与由多个电路单元构成的第一电路单元列相向且由多个电路单元构成。
[0011]在该第一形态中，进一步包括：高压电位用第一电源垫与基准电位用第二电源垫，该高压电位用第一电源垫与基准电位用第二电源垫布置在第一电路单元列及第二电路单元列各列的两端，高压电位用第一布线，布置在第一电路单元列及第二电路单元列每列中的高侧晶体管上，且与第一电源垫电连接，以及基准电位用第二布线，布置在第一电路单元列及第二电路单元列每列中的低侧晶体管上，且与第二电源垫电连接。
[0012]在该第一形态中，第一布线与第二布线中的至少一布线具有布线宽度在长度方向上自中央部朝着增宽的形状。
[0013]在该第一形态中，进一步包括为包围布置在半导体芯片的中央部的控制部而布置的基准电位用第三布线。
[0014]在该第一形态中，对电平位移电路及预驱动器进行设计，设计成将电平位移电路及预驱动器收纳在低侧晶体管的单元宽度内。
[0015]在该第一形态中，进一步包括多条第四布线，该多条第四布线把控制部和含在第一电路单元列及第二电路单元列中之至少一列中的各个预驱动器连接起来；多条第四布线中的每一条布线的布线长度都相等。
[0016]在本发明的一侧面所涉及的半导体集成电路的第二形态(例如包括IGBT输出电路的情况)中，高耐压驱动器包括高侧晶体管、高侧再生二极管、低侧晶体管以及低侧再生二极管。
[0017]在该第二形态中，最好是，预驱动器、垫、高侧晶体管、电平位移电路、高侧再生二极管、低侧晶体管以及低侧再生二极管布置在一直线上；至少高侧再生二极管与低侧再生二极管夹着垫相向地布置着。
[0018]在该第二形态中，进一步包括：控制部，该控制部布置在半导体芯片的中央部，以及第二电路单元列，该第二电路单元列沿着半导体芯片的向着第一芯片边的第二芯片边布置着，该第二电路单元列夹着控制部与由多个电路单元构成的第一电路单元列相向且由多个电路单元构成。
[0019]在该第二形态中，进一步包括：高压电位用第一电源垫与基准电位用第二电源垫，该高压电位用第一电源垫与基准电位用第二电源垫布置在第一电路单元列及第二电路单元列各列的两端，高压电位用第一布线，布置在第一电路单元列及第二电路单元列每列中的高侧再生二极管上，且与第一电源垫电连接，以及基准电位用第二布线，布置在第一电路单元列及第二电路单元列每列中的低侧晶体管上，且与第二电源垫电连接。
[0020]在该第二形态中，第一布线与第二布线中的至少一布线具有布线宽度在长度方向上自中央部朝着增宽的形状。
[0021]在该第二形态中，进一步包括为包围布置在半导体芯片的中央部的控制部而布置的基准电位用第三布线。
[0022]在该第二形态中，对电平位移电路及预驱动器进行设计，设计成将电平位移电路及预驱动器收纳在低侧晶体管的单元宽度内。
[0023]在该第二形态中，进一步包括多条第四布线，该多条第四布线把控制部和含在第一电路单元列及第二电路单元列中之至少一列中的各个预驱动器连接起来；多条第四布线中的每一条布线的布线长度都相等。
[0024]本发明的一侧面所涉及的半导体集成电路的第三形态中(例如包括无高侧晶体管的MOS输出电路的情况)，高耐压驱动器包括静电放电保护元件和低侧晶体管。
[0025]在该第三形态中，最好是，预驱动器、垫、静电放电保护元件以及低侧晶体管布置在一直线上；至少静电放电保护元件与低侧晶体管夹着垫相向地布置着。
[0026]在该第三形态中，进一步包括：控制部，该控制部布置在半导体芯片的中央部，以及第二电路单元列，该第二电路单元列沿着半导体芯片的向着第一芯片边的第二芯片边布置着，该第二电路单元列夹着控制部与由多个电路单元构成的第一电路单元列相向且由多个电路单元构成。
[0027]在该第三形态中，进一步包括：高压电位用第一电源垫与基准电位用第二电源垫，该高压电位用第一电源垫与基准电位用第二电源垫布置在第一电路单元列及第二电路单元列各列的两端，高压电位用第一布线，布置在第一电路单元列及第二电路单元列每列中的静电放电保护元件上，且与第一电源垫电连接，以及基准电位用第二布线，布置在第一电路单元列及第二电路单元列每列中的低侧晶体管上，且与第二电源垫电连接。
[0028]在该第三形态中，第一布线与第二布线中的至少一布线具有布线宽度在长度方向上自中央部朝着增宽的形状。
[0029]在该第三形态中，进一步包括为包围布置在半导体芯片的中央部的控制部而布置的基准电位用第三布线。
[0030]在该第三形态中，对预驱动器进行设计，设计成将预驱动器收纳在低侧晶体管的单元宽度内。
[0031]在该第三形态中，进一步包括多条第四布线，该多条第四布线把控制部和含在第一电路单元列及第二电路单元列中之至少一列中的各个预驱动器连接起来；多条第四布线中的每一条布线的布线长度都相等。
[0032]在本发明的一侧面所涉及的半导体集成电路的第四形态(包括无高侧晶体管的IGBT输出电路的情况)中，高耐压驱动器包括静电放电保护元件、低侧再生二极管以及低侧晶体管。
[0033]在该第四形态中，最好是，预驱动器、垫、静电放电保护元件、低侧再生二极管以及低侧晶体管布置在一直线上；至少静电放电保护元件与低侧再生二极管夹着垫相向地布置着。
[0034]在该第四形态中，进一步包括：控制部，该控制部布置在半导体芯片的中央部，以及第二电路单元列，该第二电路单元列沿着半导体芯片的向着第一芯片边的第二芯片边布置着，该第二电路单元列夹着控制部与由多个电路单元构成的第一电路单元列相向且由多个电路单元构成。
[0035]在该第四形态中，进一步包括：高压电位用第一电源垫与基准电位用第二电源垫，该高压电位用第一电源垫与基准电位用第二电源垫布置在第一电路单元列及第二电路单元列各列的两端，高压电位用第一布线，布置在第一电路单元列及第二电路单元列每列中的静电放电保护元件上，且与第一电源垫电连接，以及基准电位用第二布线，布置在第一电路单元列及第二电路单元列每列中的低侧晶体管上，且与第二电源垫电连接。
[0036]在该第四形态中，第一布线与第二布线中的至少一布线具有布线宽度在长度方向上自中央部朝着增宽的形状。
[0037]在该第四形态中，进一步包括为包围布置在半导体芯片的中央部的控制部而布置的基准电位用第三布线。
[0038]在该第四形态中，对预驱动器进行设计，设计成将预驱动器收纳在低侧晶体管的单元宽度内。
[0039]在该第四形态中，进一步包括多条第四布线，该多条第四布线把控制部和含在第一电路单元列及第二电路单元列中之至少一列中的各个预驱动器连接起来；多条第四布线中的每一条布线的布线长度都相等。
发明的效果
[0040]根据本发明，能够防止相邻焊线之间相互接触，且能够实现各个输出电路间的特性的均一化；通过将电路单元间的闲着的空间限制在最小的范围内而能够实现半导体集成电路的集成度的提高；能够减少从高压电源的垫到各个电路单元内的布线阻抗的不均一，而能够抑制ESD耐量等电气特性的偏差，因而能够实现各个输出电路间的电气特性的均一化。
附图的简单说明
[0041][图1]是显示本发明第一实施形态中的包括具有垫的MOS驱动器的输出电路的电路结构例的图。
[图2]是显示本发明第二实施形态中的包括具有垫的IGBT驱动器的输出电路的电路结构例的图。
[图3]是显示本发明第三实施形态中的包括具有垫的无高侧晶体管的MOS驱动器的输出电路的电路结构例的图。
[图4]是显示本发明第四实施形态中的包括具有垫的无高侧晶体管的IGBT驱动器的输出电路的电路结构例的图。
[图5]是显示本发明第一实施形态所涉及的半导体集成电路的平面布置的平面图。
[图6(a)和图6(b)]是本发明第一实施形态中的输出电路单元的平面放大图。
[图7]是本发明第一实施形态所涉及的半导体集成电路的线焊状态的平面图。
[图8]是显示本发明第二实施形态所涉及的半导体集成电路的平面布置的平面图。
[图9(a)和图9(b)]是本发明第二实施形态中的输出电路单元的平面放大图。
[图10]是本发明第二实施形态所涉及的半导体集成电路的线焊状态的平面图。
[图11]是显示本发明第三实施形态所涉及的半导体集成电路的平面布置的平面图。
[图12(a)和图12(b)]是本发明第三实施形态中的输出电路单元的平面放大图。
[图13]是本发明第三实施形态所涉及的半导体集成电路的线焊状态的平面图。
[图14]是显示本发明第四实施形态所涉及的半导体集成电路的平面布置的平面图。
[图15(a)和图15(b)]是本发明第四实施形态中的输出电路单元的平面放大图。
[图16]是本发明第四实施形态所涉及的半导体集成电路的线焊状态的平面图。
[图17]是显示本发明第五实施形态所涉及的半导体集成电路的平面布置的平面图。
[图18]是本发明第五实施形态所涉及的半导体集成电路的线焊状态的平面放大图。
[图19]是本发明第五实施形态所涉及的半导体集成电路的变形例的平面布置的平面图。
[图20]是显示本发明第六实施形态所涉及的半导体集成电路的平面布置的平面图。
[图21]是本发明第六实施形态所涉及的半导体集成电路的线焊状态的图。
[图22]是本发明第六实施形态所涉及的半导体集成电路的变形例的平面布置的平面图。
[图23]是显示本发明第七实施形态所涉及的半导体集成电路的平面布置的平面图。
[图24]是本发明第七实施形态所涉及的半导体集成电路的线焊状态的图。
[图25]是本发明第七实施形态所涉及的半导体集成电路的变形例的平面布置的平面图。
[图26]是显示本发明第八实施形态所涉及的半导体集成电路的平面布置的平面图。
[图27]是本发明第八实施形态所涉及的半导体集成电路的线焊状态的平面图。
[图28]是本发明第八实施形态所涉及的半导体集成电路的变形例的平面布置的平面图。
[图29]是现有的半导体集成电路的线焊状态的平面放大图。
符号的说明
[0042]1   半导体芯片
2、2a   高压电位的布线
3a、3aA、3aB、3aC、3aD、3b   基准电位的布线
4   高压电源的垫
5   基准电位的垫
6   低耐压控制部
7   总线布线
8   垫
9   输入控制垫
10  高侧晶体管
11  低侧晶体管
12  电平位移电路
13  预驱动器
14  双层布线
15  单层布线
16A～16D  输出电路单元
17  内引线
18  焊线
19  高侧晶体管的漏极区域
20  高侧晶体管的源极区域
21  通孔
22  低侧晶体管的漏极区域
23  低侧晶体管的源极区域
24  输入端
25a～25d  输出电路
26  背面栅极-漏极间寄生二极管
27  背面栅极-漏极间寄生二极管
28  高侧晶体管
29  低侧晶体管
30  高侧再生二极管
31  低侧再生二极管
32  栅极保护用二极管
33  栅极切断用电阻
34  栅极保护电路
35  高侧晶体管的发射区域
36  高侧晶体管的集电区域
37  低侧晶体管的发射区域
38  低侧晶体管的集电区域
39  二极管的阴极区域
40  二极管的阳极区域
41  接触
43  静电放电保护元件
44  预驱动器
45  MOS驱动器
46  IGBT驱动器
47  无高侧晶体管的MOS驱动器
48  无低侧晶体管的IGBT驱动器
具体实施方式
[0043]下面，在说明本发明的各实施形态以前对包括各实施形态在内的本发明的技术思想进行说明。
[0044]也就是说，本发明是一种半导体集成电路，该半导体集成电路在半导体芯片上具有多个电路单元，该多个电路单元沿着所述半导体芯片的第一芯片边形成，每一个电路单元都具有垫，其特征是，所述多个电路单元中位于所述第一芯片边的至少端部附近的一个以上的电路单元朝着从所述第一芯片边的中央部开始越靠近端部离所述第一芯片边越远的方向呈阶梯状地错开布置着。
[0045]这样一来，本发明的半导体集成电路能够防止相邻焊线之间相互接触，且能够实现各个输出电路间的特性的均一化。
[0046]本发明的半导体集成电路中的电路单元包括高耐压驱动器、驱动高耐压驱动器的预驱动器以及垫。具体情况在各实施形态中详细说明，这里举出来的例子分别是，图1所示的包括MOS驱动器45的输出电路25a、图2所示的包括IGBT驱动器46的输出电路25b、图3所示的包括无高侧晶体管的MOS驱动器47的输出电路25c以及图4所示的包括无高侧晶体管的IGBT驱动器48的输出电路25d。
[0047]这里，先对图1到图4所示的输出电路25a～25d的基本电路结构例进行说明。
[0048]首先，图1所示的输出电路25a包括：MOS驱动器45、电平位移电路12和预驱动器13。这里，MOS驱动器45，由高侧晶体管10、形成在该高侧晶体管10的背面栅极-漏极间的寄生二极管26、低侧晶体管11、形成在该低侧晶体管11的背面栅极-漏极间的寄生二极管27以及垫8构成。而且，高压电源的垫4连接在高侧晶体管10上，基准电位的垫5连接在低侧晶体管11上，输入端24连接在预驱动器13上。补充说明一下，高侧晶体管10用于输出高电平，低侧晶体管11用于输出低电平。
[0049]图2所示的输出电路25b包括：IGBT驱动器46、电平位移电路12和预驱动器13。这里，IGBT驱动器46，由高侧晶体管28、由栅极切断电阻33和栅极保护用二极管32构成的栅极保护电路34、高侧再生二极管30、低侧晶体管29、低侧再生二极管31以及垫8构成。而且，高压电源的垫4连接在高侧晶体管28上，基准电位的垫5连接在低侧晶体管29上，输入端24连接在预驱动器13上。
[0050]图3所示的输出电路25c包括：无高侧晶体管的MOS驱动器47和预驱动器44。这里，无高侧晶体管的MOS驱动器47，由低侧晶体管11、该低侧晶体管11的寄生元件即背面栅极-漏极间寄生二极管27、静电放电保护元件43以及垫8构成。而且，高压电源的垫4连接在低侧晶体管11的一端，基准电位的垫5连接在低侧晶体管11的另一端，输入端24连接在预驱动器44上。
[0051]图4所示的输出电路25d包括：无高侧晶体管的IGBT驱动器48和预驱动器44。这里，无高侧晶体管的IGBT驱动器48，由低侧晶体管29、低侧再生二极管31、静电放电保护元件43以及垫8构成。而且，高压电源的垫4连接在低侧晶体管29的一端，基准电位的垫5连接在低侧晶体管29的另一端，输入端24连接在预驱动器44上。
[0052]下面，参考附图以上述图1到图4所示的输出电路为例对本发明的各个实施形态进行说明。
[0053](第一实施形态)
图5是显示本发明第一实施形态中的多沟道半导体集成电路的平面布置的平面图。具体而言，以包括上述的具有图1所示的MOS驱动器45的输出电路25a的多沟道半导体集成电路为例进行说明。
[0054]如图5所示，在半导体芯片1上的中央部布置有利用输入控制电路等对输出时刻进行控制的低耐压控制部6，同时，以夹着该低耐压控制部6相互对置的方式沿着芯片边布置有分别构成图1所示的输出电路25a的多个输出电路单元16A。低耐压控制部6与各个输出电路单元16A由总线布线7连接起来。在多个输出电路单元16A的两端布置有高压电源的垫4与基准电位的垫5。
[0055]输出电路单元16A由被布置在一直线上的垫8、高侧晶体管10、低侧晶体管11、电平位移电路12以及预驱动器13构成。以垫8为中心朝着低耐压控制部6一侧依序布置有低侧晶体管11、电平位移电路12以及预驱动器13；而在相反一侧布置有高侧晶体管10。补充说明一下，来自低耐压控制部6的时刻控制信号通过总线布线7传送给预驱动器13。而且，如图6(a)及图6(b)所示，输出电路单元16A内的各个构成要素由双层布线14或者单层布线15连接起来。补充说明一下，图6(b)中，19是高侧晶体管10的漏极区域，20是高侧晶体管10的源极区域，21是通孔，22是低侧晶体管11的漏极区域，23是低侧晶体管11的源极区域。
[0056]就这样，考虑到ESD耐量的提高问题，夹着垫8来布置构成兼作ESD保护元件用的背面栅极-漏极间寄生二极管26的高侧晶体管10与构成背面栅极-漏极间寄生二极管27的低侧晶体管11，便能够使对ESD的保护效果提高。而且，通过进行将电平位移电路12与预驱动器13收放在单元宽度最大的低侧晶体管11的单元宽度以内的设计，便能够实现高集成化。
[0057]朝着从该芯片边的中央部开始越靠近端部离该芯片边越远的方向，呈阶梯状地错开布置多个输出电路单元16A中的位于半导体芯片1的芯片边的端部附近(半导体芯片1的角部)的一个以上的输出电路单元(图5中是四个输出电路单元)。另一方面，沿着该芯片边整齐地即不发生错开地布置多个输出电路单元16A中的位于半导体芯片1的芯片边的中央部的一个以上的输出电路单元(图5中角部的四个输出电路单元以外的标准单元)。
[0058]也就是说，如图7所示的该实施形态中的多沟道半导体集成电路的线焊状态的放大图所示，在半导体芯片1的角部附近呈阶梯状地错开布置包括在输出电路单元16A中的垫8，并同时在除了上述角部以外的部位整齐地即不错开地布置垫8，做到了将各个垫8和内引线17连接起来的焊线18相互之间不接触。
[0059]借助这样的平面布置，便能够实现安装可靠性的提高。也就是说，在所布置的输出电路单元16A的个数增加的情况下，内引线17增加的情况下等，也能够防止焊线18相互之间接触，从而能够使安装可靠性提高。而且，与在输出电路单元间分疏、密地布置垫的现有例相比(参考例如图29)，能够抑制由于闲着无用的空间所导致的芯片面积在左右方向(例如对着图5的纸面看去的左右方向)上的增大，从而能够有效地利用半导体芯片1上的空间。结果是，能够实现半导体集成电路的集成度的提高。
[0060]在输出电路单元16A内的低侧晶体管11上形成有基准电位的布线3a，该布线3a连接在被布置在多个输出电路单元16A两侧的基准电位的垫5上。
[0061]同样，在输出电路单元16A内的高侧晶体管10上形成有高压电位的布线2，该高压电位的布线2连接在被布置在多个输出电路单元16A两侧的高压电源的垫4上。这里，如上所述，因为多个输出电路单元16A呈阶梯状地布置在半导体芯片1的角部附近，所以利用该平面布置加宽在该角部附近的高压电位的布线2的宽度便使得来自垫8的负载电流集中的部分变粗。因此，能够使对来自垫8的负载电流集中的高压电源的垫4的布线电阻减小。结果是，抑制了ESD耐量的偏差，同时减少了由于压降之差导致的输出间的通态电阻的偏差，从而能够实现输出特性的均一化。
[0062]因为利用线焊从封装体线焊到布置在半导体芯片1内的多个输出电路单元16A两侧的基准电位的垫5及高压电源的垫4，所以基准电位的垫5及高压电源的垫4的电位很稳定。因此，能够使基准电位的布线3a与高压电位的布线2的布线阻抗减小，在各个沟道的输出成为大电流的情况下，各个输出电路单元16A的基准电位与高压电位也稳定，从而能够获得均一的输出特性和ESD抗破坏耐量。
[0063]另一方面，在低耐压控制部6的长度方向上的一端布置有输入控制垫9，同时在另一端布置有基准电位的垫5。而且，在低耐压控制部6上形成有将除输入控制垫9一侧以外的三个方向包围起来的基准电位的布线3b来。基准电位的布线3b具有屏蔽的作用，防止从垫8进入的外部噪音经由输出电路单元16A传送给低耐压控制部6。因此，从低耐压控制部6输入预驱动器13的信号被稳定化，输出特性均一化。补充说明一下，因为在半导体芯片1的角部附近的输出电路单元16A呈阶梯状地错开布置着，所以在对应于该角部的四个角上低耐压控制部6也同样地形成为阶梯状。
[0064]如上所述，因为半导体芯片1在左右方向上的芯片面积几乎没有增大，所以能够利用布线长度相等的总线布线7使来自低耐压控制部6的控制信号传送给预驱动器13。因此，在该实施形态中，使连接预驱动器13与低耐压控制部6的总线布线7的长度基本相等。结果是，能够使延迟时间均一，从而能够避免输出特性因发生在各个输出沟道间的延迟时间的不同而不均一。
[0065](第二实施形态)
图8是显示本发明第二实施形态中的多沟道半导体集成电路的平面布置的平面图。具体而言，以包括上述的具有图2所示的IGBT驱动器46的输出电路25b的多沟道半导体集成电路为例进行说明。
[0066]如图8所示，在半导体芯片1上的中央部布置有利用输入控制电路等对输出时刻进行控制的低耐压控制部6，同时，以夹着该低耐压控制部6相互对置的方式沿着芯片边布置有分别构成图2所示的输出电路25b的多个输出电路单元16B。低耐压控制部6与各个输出电路单元16B由总线布线7连接起来。在多个输出电路单元16B的两端布置有高压电源的垫4与基准电位的垫5。
[0067]输出电路单元16B由被布置在一直线上的垫8、高侧晶体管28、低侧晶体管29、高侧再生二极管30、低侧再生二极管31、电平位移电路12以及预驱动器13构成。以垫8为中心朝着低耐压控制部6一侧依序布置有低侧再生二极管31、低侧晶体管29、高侧晶体管28与栅极保护电路34、电平位移电路12以及预驱动器13；而在相反一侧布置有高侧再生二极管30。补充说明一下，来自低耐压控制部6的时刻控制信号通过总线布线7传送给预驱动器13。而且，如图9(a)及图9(b)所示，输出电路单元16B内的各个构成要素由双层布线14或者单层布线15连接起来。补充说明一下，图9(b)中，21是通孔，41是接触，35是高侧晶体管28的发射区域，36是高侧晶体管28的集电区域，37是低侧晶体管29的发射区域，38是低侧晶体管29的集电区域，39是低侧再生二极管31与高侧再生二极管30的阴极区域，40是低侧再生二极管31与高侧再生二极管30的阳极区域。
[0068]就这样，考虑到ESD耐量的提高问题，夹着垫8来布置兼作ESD保护元件用的高侧再生二极管30与低侧再生二极管31，便能够使对ESD的保护效果提高。而且，通过进行将电平位移电路12与预驱动器13收放在单元宽度最大的低侧晶体管29的单元宽度以内的设计，便能够实现高集成化。
[0069]朝着从该芯片边的中央部开始越靠近端部离该芯片边越远的方向，呈阶梯状地错开布置多个输出电路单元16B中的位于半导体芯片1的芯片边的端部附近(半导体芯片1的角部)的一个以上的输出电路单元(图8中是四个输出电路单元)。另一方面，沿着该芯片边整齐地即不发生错开地布置多个输出电路单元16B中的位于半导体芯片1的芯片边的中央部的一个以上的输出电路单元(图8中角部的四个输出电路单元以外的标准单元)。
[0070]也就是说，如图10所示的该实施形态中的多沟道半导体集成电路的线焊状态的放大图所示，在半导体芯片1的角部附近呈阶梯状地错开布置包括在输出电路单元16B中的垫8，并同时在除了上述角部以外的部位整齐地即不错开地布置垫8，做到了将各个垫8和内引线17连接起来的焊线18相互之间不接触。
[0071]借助这样的平面布置，便能够实现安装可靠性的提高。也就是说，在所布置的输出电路单元16B的个数增加的情况下，内引线17增加的情况下等，也能够防止焊线18相互之间接触，从而能够使安装可靠性提高。而且，与在输出电路单元间分疏、密地布置垫的现有例相比(参考例如图29)，能够抑制由于闲着无用的空间所导致的芯片面积在左右方向(例如对着图5的纸面看去的左右方向)上的增大，从而能够有效地利用半导体芯片1上的空间。结果是，能够实现半导体集成电路的集成度的提高。
[0072]在输出电路单元16B内的低侧晶体管29与低侧再生二极管31上形成有基准电位的布线3a，该布线3a连接在被布置在多个输出电路单元16B两侧的基准电位的垫5上。
[0073]同样，在输出电路单元16B内的高侧晶体管28与高侧再生二极管30上形成有高压电位的布线2b，该高压电位的布线2b连接在被布置在多个输出电路单元16B两侧的高压电源的垫4上。这里，如上所述，因为多个输出电路单元16B呈阶梯状地布置在半导体芯片1的角部附近，所以利用该平面布置加宽在该角部附近的高压电位的布线2b的宽度便使得来自垫8的负载电流集中的部分变粗。因此，能够使对来自垫8的负载电流集中的高压电源的垫4的布线电阻减小。结果是，抑制了ESD耐量的偏差，同时减少了由于压降之差导致的输出间的通态电阻的偏差，从而能够实现输出特性的均一化。
[0074]因为利用线焊从封装体线焊到布置在半导体芯片1内的多个输出电路单元16B两侧的基准电位的垫5及高压电源的垫4，所以基准电位的垫5及高压电源的垫4的电位很稳定。因此，能够使基准电位的布线3a与高压电位的布线2b的布线阻抗减小，在各个沟道的输出成为大电流的情况下，各个输出电路单元16B的基准电位和高压电位也稳定，从而能够获得均一的输出特性和ESD抗破坏耐量。
[0075]另一方面，在低耐压控制部6的长度方向上的一端布置有输入控制垫9，同时在另一端布置有基准电位的垫5。而且，在低耐压控制部6上形成有将除输入控制垫9一侧以外的三个方向包围起来的基准电位的布线3b来。基准电位的布线3b具有屏蔽的作用，防止从垫8进入的外部噪音经由输出电路单元16B传送给低耐压控制部6。因此，从低耐压控制部6输入预驱动器13的信号被稳定化，输出特性均一化。补充说明一下，因为在半导体芯片1的角部附近的输出电路单元16B呈阶梯状地错开布置着，所以在对应于该角部的四个角上低耐压控制部6也同样地形成为阶梯状。
[0076]如上所述，因为半导体芯片1在左右方向上的芯片面积几乎没有增大，所以能够利用布线长度相等的总线布线7使来自低耐压控制部6的控制信号传送给预驱动器13。因此，在该实施形态中，使连接预驱动器13与低耐压控制部6的总线布线7的长度基本相等。结果是，能够使延迟时间均一，从而能够避免输出特性因发生在各个输出沟道间的延迟时间的不同而不均一。
[0077](第三实施形态)
图11是显示本发明第三实施形态中的多沟道半导体集成电路的平面布置的平面图。具体而言，以包括上述的具有图3所示的无高侧晶体管的MOS驱动器47的输出电路25c的多沟道半导体集成电路为例进行说明。
[0078]如图11所示，在半导体芯片1上的中央部布置有利用输入控制电路等对输出时刻进行控制的低耐压控制部6，同时，以夹着该低耐压控制部6相互对置的方式沿着芯片边布置有分别构成图3所示的输出电路25c的多个输出电路单元16C。低耐压控制部6与各个输出电路单元16C由总线布线7连接起来。在多个输出电路单元16C的两端布置有高压电源的垫4与基准电位的垫5。
[0079]输出电路单元16C由被布置在一直线上的垫8、低侧晶体管11、预驱动器44以及ESD保护元件43构成。以垫8为中心朝着低耐压控制部6一侧依序布置有低侧晶体管11与预驱动器44；而在相反一侧布置有ESD保护元件43。补充说明一下，来自低耐压控制部6的时刻控制信号通过总线布线7传送给预驱动器44。而且，如图12(a)及图12(b)所示，输出电路单元16C内的各个构成要素由双层布线14连接起来。补充说明一下，图12(b)中，21是通孔，22是低侧晶体管11的漏极区域，23是低侧晶体管11的源极区域。39是ESD保护元件43的阴极区域，40是ESD保护元件43的阳极区域。
[0080]就这样，夹着垫8来布置ESD保护元件43和低侧晶体管11，该低侧晶体管11构成考虑到ESD耐量提高的问题兼作ESD保护元件用的背面栅极-漏极间寄生二极管27，便能够使对ESD的保护效果提高。而且，通过进行将预驱动器44收放在单元宽度最大的低侧晶体管11的单元宽度以内的设计，便能够实现高集成化。
[0081]朝着从该芯片边的中央部开始越靠近端部离该芯片边越远的方向，呈阶梯状地错开布置多个输出电路单元16C中的位于半导体芯片1的芯片边的端部附近(半导体芯片1的角部)的一个以上的输出电路单元(图11中是四个输出电路单元)。另一方面，沿着该芯片边整齐地即不发生错开地布置多个输出电路单元16C中的位于半导体芯片1的芯片边的中央部的一个以上的输出电路单元(图11中角部的四个输出电路单元以外的标准单元)。
[0082]也就是说，如图13所示的该实施形态中的多沟道半导体集成电路的线焊状态的放大图所示，在半导体芯片1的角部附近呈阶梯状地错开布置包括在输出电路单元16C中的垫8，并同时在除了上述角部以外的部位整齐地即不错开地布置垫8，做到了将各个垫8和内引线17连接起来的焊线18相互之间不接触。
[0083]借助这样的平面布置，便能够实现安装可靠性的提高。也就是说，在所布置的输出电路单元16C的个数增加的情况下，内引线17增加的情况下等，也能够防止焊线18相互之间接触，从而能够使安装可靠性提高。而且，与在输出电路单元间分疏、密地布置垫的现有例相比(参考例如图29)，能够抑制由于闲着无用的空间所导致的芯片面积在左右方向(例如对着图11的纸面看去的左右方向)上的增大，从而能够有效地利用半导体芯片1上的空间。结果是，能够实现半导体集成电路的集成度的提高。
[0084]在输出电路单元16C内的低侧晶体管11上形成有基准电位的布线3a，该布线3a连接在被布置在多个输出电路单元16C两侧的基准电位的垫5上。
[0085]同样，在输出电路单元16C内的ESD保护元件43上形成有高压电位的布线2，该高压电位的布线2连接在被布置在多个输出电路单元16C两侧的高压电源的垫4上。这里，如上所述，因为多个输出电路单元16C呈阶梯状地布置在半导体芯片1的角部附近，所以利用该平面布置加宽在该角部附近的高压电位的布线2的宽度便使得来自垫8的负载电流集中的部分变粗。因此，能够使对来自垫8的负载电流集中的高压电源的垫4的布线电阻减小。结果是，抑制了ESD耐量的偏差，同时减少了由于压降之差导致的输出间的通态电阻的偏差，从而能够实现输出特性的均一化。
[0086]因为利用线焊从封装体线焊到布置在半导体芯片1内的多个输出电路单元16C两侧的基准电位的垫5及高压电源的垫4，所以基准电位的垫5及高压电源的垫4的电位很稳定。因此，能够使基准电位的布线3a与高压电位的布线2的布线阻抗减小，在各个沟道的输出成为大电流的情况下，各个输出电路单元16C的基准电位和高压电位也稳定，从而能够获得均一的输出特性和ESD抗破坏耐量。
[0087]另一方面，在低耐压控制部6的长度方向上的一端布置有输入控制垫9，同时在另一端布置有基准电位的垫5。而且，在低耐压控制部6上形成有将除输入控制垫9一侧以外的三个方向包围起来的基准电位的布线3b来。基准电位的布线3b具有屏蔽的作用，防止从垫8进入的外部噪音经由输出电路单元16C传送给低耐压控制部6。因此，从低耐压控制部6输入预驱动器44的信号被稳定化，输出特性均一化。补充说明一下，因为在半导体芯片1的角部附近的输出电路单元16C呈阶梯状地错开布置着，所以在对应于该角部的四个角上低耐压控制部6也同样地形成为阶梯状。
[0088]如上所述，因为半导体芯片1在左右方向上的芯片面积几乎没有增大，所以能够利用布线长度相等的总线布线7使来自低耐压控制部6的控制信号传送给预驱动器44。因此，在该实施形态中，使连接预驱动器44与低耐压控制部6的总线布线7的长度基本相等。结果是，能够使延迟时间均一，从而能够避免输出特性因发生在各个输出沟道间的延迟时间的不同而不均一。
[0089](第四实施形态)
图14是显示本发明第四实施形态中的多沟道半导体集成电路的平面布置的平面图。具体而言，以包括上述的具有图4所示的无高侧晶体管的IGBT驱动器48的输出电路25d的多沟道半导体集成电路为例进行说明。
[0090]如图14所示，在半导体芯片1上的中央部布置有利用输入控制电路等对输出时刻进行控制的低耐压控制部6，同时，以夹着该低耐压控制部6相互对置的方式沿着芯片边布置有分别构成图4所示的输出电路25d的多个输出电路单元16D。低耐压控制部6与各个输出电路单元16D由总线布线7连接起来。在多个输出电路单元16D的两端布置有高压电源的垫4与基准电位的垫5。
[0091]输出电路单元16D由被布置在一直线上的垫8、低侧晶体管29、低侧再生二极管31、预驱动器44以及ESD保护元件43构成。以垫8为中心朝着低耐压控制部6一侧依序布置有低侧再生二极管31、低侧晶体管29以及预驱动器44；而在相反一侧布置有ESD保护元件43。补充说明一下，来自低耐压控制部6的时刻控制信号通过总线布线7传送给预驱动器44。而且，如图15(a)及图15(b)所示，输出电路单元16D内的各个构成要素由双层布线14或者单层布线15连接起来。补充说明一下，图15(b)中，21是通孔，41是接触，37是低侧晶体管29的发射区域，38是低侧晶体管29的集电区域，39是低侧再生二极管31与ESD保护元件43的阴极区域，40是低侧再生二极管31与ESD保护元件43的阳极区域。
[0092]就这样，夹着垫8来布置ESD保护元件43及考虑到ESD耐量的提高问题兼作ESD保护元件用的低侧再生二极管31，便能够使对ESD的保护效果提高。而且，通过进行将预驱动器44收放在单元宽度最大的低侧晶体管29的单元宽度以内的设计，便能够实现高集成化。
[0093]朝着从该芯片边的中央部开始越靠近端部离该芯片边越远的方向，呈阶梯状地错开布置多个输出电路单元16D中的位于半导体芯片1的芯片边的端部附近(半导体芯片1的角部)的一个以上的输出电路单元(图14中是四个输出电路单元)。另一方面，沿着该芯片边整齐地即不发生错开地布置多个输出电路单元16D中的位于半导体芯片1的芯片边的中央部的一个以上的输出电路单元(图14中角部的四个输出电路单元以外的标准单元)。
[0094]也就是说，如图16所示的该实施形态中的多沟道半导体集成电路的线焊状态的放大图所示，在半导体芯片1的角部附近呈阶梯状地错开布置包括在输出电路单元16D中的垫8，并同时在除了上述角部以外的部位整齐地即不错开地布置垫8，做到了将各个垫8和内引线17连接起来的焊线18相互之间不接触。
[0095]借助这样的平面布置，便能够实现安装可靠性的提高。也就是说，在所布置的输出电路单元16D的个数增加的情况下，内引线17增加的情况下等，也能够防止焊线18相互之间接触，从而能够使安装可靠性提高。而且，与在输出电路单元间分疏、密地布置垫的现有例相比(参考例如图29)，能够抑制由于闲着无用的空间所导致的芯片面积在左右方向(例如对着图5的纸面看去的左右方向)上的增大，从而能够有效地利用半导体芯片1上的空间。结果是，能够实现半导体集成电路的集成度的提高。
[0096]在输出电路单元16D内的低侧晶体管29上形成有基准电位的布线3a，该布线3a连接在被布置在多个输出电路单元16D两侧的基准电位的垫5上。
[0097]同样，在输出电路单元16D内的ESD保护元件43上形成有高压电位的布线2，该高压电位的布线2连接在被布置在多个输出电路单元16D两侧的高压电源的垫4上。这里，如上所述，因为多个输出电路单元16D呈阶梯状地布置在半导体芯片1的角部附近，所以利用该平面布置加宽在该角部附近的高压电位的布线2的宽度便使得来自垫8的负载电流集中的部分变粗。因此，能够使对来自垫8的负载电流集中的高压电源的垫4的布线电阻减小。结果是，抑制了ESD耐量的偏差，同时减少了由于压降之差导致的输出间的通态电阻的偏差，从而能够实现输出特性的均一化。
[0098]因为利用线焊从封装体线焊到布置在半导体芯片1内的多个输出电路单元16D两侧的基准电位的垫5及高压电源的垫4，所以基准电位的垫5及高压电源的垫4的电位很稳定。因此，能够使基准电位的布线3a与高压电位的布线2的布线阻抗减小，在各个沟道的输出成为大电流的情况下，各个输出电路单元16D的基准电位和高压电位也稳定，从而能够获得均一的输出特性和ESD抗破坏耐量。
[0099]另一方面，在低耐压控制部6的长度方向上的一端布置有输入控制垫9，同时在另一端布置有基准电位的垫5。而且，在低耐压控制部6上形成有将除输入控制垫9一侧以外的三个方向包围起来的基准电位的布线3b来。基准电位的布线3b具有屏蔽的作用，防止从垫8进入的外部噪音经由输出电路单元16D传送给低耐压控制部6。因此，从低耐压控制部6输入预驱动器44的信号被稳定化，输出特性均一化。补充说明一下，因为在半导体芯片1的角部附近的输出电路单元16D呈阶梯状地错开布置着，所以在对应于该角部的四个角上低耐压控制部6也同样地形成为阶梯状。
[0100]如上所述，因为半导体芯片1在左右方向上的芯片面积几乎没有增大，所以能够利用布线长度相等的总线布线7使来自低耐压控制部6的控制信号传送给预驱动器44。因此，在该实施形态中，使连接预驱动器44与低耐压控制部6的总线布线7的长度基本相等。结果是，能够使延迟时间均一，从而能够避免输出特性因发生在各个输出沟道间的延迟时间的不同而不均一。
[0101](第五实施形态)
图17是显示本发明第五实施形态中的多沟道半导体集成电路的平面布置的平面图。具体而言，以包括上述的具有图1所示的MOS驱动器45的输出电路25a的多沟道半导体集成电路为例进行说明。
[0102]如图17所示，在半导体芯片1上的中央部布置有利用输入控制电路等对输出时刻进行控制的低耐压控制部6，同时，以夹着该低耐压控制部6相互对置的方式沿着芯片边布置有分别构成图1所示的输出电路25a的多个输出电路单元16A。低耐压控制部6与各个输出电路单元16A由总线布线7连接起来。在多个输出电路单元16A的两端布置有高压电源的垫4与基准电位的垫5。
[0103]输出电路单元16A由被布置在一直线上的垫8、高侧晶体管10、低侧晶体管11、电平位移电路12以及预驱动器13构成。以垫8为中心朝着低耐压控制部6一侧依序布置有低侧晶体管11、电平位移电路12以及预驱动器13；而在相反一侧布置有高侧晶体管10。补充说明一下，来自低耐压控制部6的时刻控制信号通过总线布线7传送给预驱动器13。而且，输出电路单元16A的具体结构如上述图6(a)及图6(b)所示。
[0104]就这样，考虑到ESD耐量的提高问题，夹着垫8来布置构成兼作ESD保护元件用的背面栅极-漏极间寄生二极管26的高侧晶体管10与构成背面栅极-漏极间寄生二极管27的低侧晶体管11，便能够使对ESD的保护效果提高。而且，通过进行将电平位移电路12与预驱动器13收放在单元宽度最大的低侧晶体管11的单元宽度以内的设计，便能够实现高集成化。
[0105]多个输出电路单元16A中的每一个输出电路单元16A都是朝着从半导体芯片1的芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置。
[0106]也就是说，如图18所示的该实施形态中的多沟道半导体集成电路的线焊状态的放大图所示，多个输出电路单元16A中所含的垫8朝着从芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置，做到了将各个垫8和内引线17连接起来的焊线18相互之间不接触。
[0107]借助这样的平面布置，便能够实现安装可靠性的提高。也就是说，在所布置的输出电路单元16A的个数增加的情况下，内引线17增加的情况下等，也能够防止焊线18相互之间接触，从而能够使安装可靠性提高。而且，与在输出电路单元间分疏、密地布置垫的现有例相比(参考例如图29)，能够抑制由于闲着无用的空间所导致的芯片面积在左右方向(例如对着图5的纸面看去的左右方向)上的增大，从而能够有效地利用半导体芯片1上的空间。结果是，能够实现半导体集成电路的集成度的提高。
[0108]在输出电路单元16A内的低侧晶体管11上形成有基准电位的布线3a，该布线3a连接在被布置在多个输出电路单元16A两侧的基准电位的垫5上。
[0109]同样，在输出电路单元16A内的高侧晶体管10上形成有高压电位的布线2，该高压电位的布线2连接在被布置在多个输出电路单元16A两侧的高压电源的垫4上。这里，如上所述，因为多个输出电路单元16A朝着从半导体芯片1的芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置，所以利用该平面布置使高压电位的布线2的宽度从该布线2的中央部开始越靠近端部越宽，便使得来自垫8的负载电流更加集中的部分变粗。因此，能够将从布线2的中央部到高压电源的垫4为止的布线电阻均一化。结果是，抑制了ESD耐量的偏差，同时减少了由于压降之差导致的输出间的通态电阻的偏差，从而能够实现输出特性的均一化。
[0110]因为利用线焊从封装体线焊到布置在半导体芯片1内的多个输出电路单元16A两侧的基准电位的垫5及高压电源的垫4，所以基准电位的垫5及高压电源的垫4的电位很稳定。因此，能够使基准电位的布线3a与高压电位的布线2的布线阻抗减小，在各个沟道的输出成为大电流的情况下，各个输出电路单元16A的基准电位和高压电位也稳定，从而能够获得均一的输出特性和ESD抗破坏耐量。
[0111]另一方面，在低耐压控制部6的长度方向上的一端布置有输入控制垫9，同时在另一端布置有基准电位的垫5。而且，在低耐压控制部6上形成有将除输入控制垫9一侧以外的三个方向包围起来的基准电位的布线3b来。基准电位的布线3b具有屏蔽的作用，防止从垫8进入的外部噪音经由输出电路单元16A传送给低耐压控制部6。因此，从低耐压控制部6输入预驱动器13的信号被稳定化，输出特性均一化。补充说明一下，输出电路单元16A朝着从半导体芯片1的芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置，伴随于此，低耐压控制部6也同样朝着从芯片边的中央部开始越靠近端部越远离芯片边的方向倾斜地错开。
[0112]如上所述，因为半导体芯片1在左右方向上的芯片面积几乎没有增大，所以能够利用布线长度相等的总线布线7使来自低耐压控制部6的控制信号传送给预驱动器13。因此，在该实施形态中，使连接预驱动器13与低耐压控制部6的总线布线7的长度基本相等。结果是，能够使延迟时间均一，从而能够避免输出特性因发生在各个输出沟道间的延迟时间的不同而不均一。
[0113]-变形例-
图19是显示本发明第五实施形态所涉及的半导体集成电路的变形例中的平面布置的平面图。
[0114]如图19所示，该实施形态所涉及的半导体集成电路的变形例的特征在于：形成在输出电路单元16A内的低侧晶体管11上的基准电位的布线3aA的形状。具体而言，与高压电位的布线2一样，基准电位的布线3aA的宽度从该布线3aA的中央部开始越靠近端部越宽，便使得来自垫8的负载电流更加集中的部分变粗。因此，能够将从布线3aA的中央部到基准电位的垫5为止的布线电阻均一化。结果是，抑制了ESD耐量的偏差，同时减少了由于压降之差导致的输出间的通态电阻的偏差，从而能够实现输出特性的均一化。
[0115]补充说明一下，图19中说明的是除了高压电位的布线2以外，基准电位的布线3aA的宽度也是从中央部开始越靠近端部越宽的形态，但也可以是高压电位的布线2的布线宽度一定不变，仅使基准电位的布线3aA的布线宽度成为上述形状的形态。
[0116](第六实施形态)
图20是显示本发明第六实施形态中的多沟道半导体集成电路的平面布置的平面图。具体而言，以包括上述的具有图2所示的IGBT驱动器46的输出电路25b的多沟道半导体集成电路为例进行说明。
[0117]如图20所示，在半导体芯片1上的中央部布置有利用输入控制电路等对输出时刻进行控制的低耐压控制部6，同时，以夹着该低耐压控制部6相互对置的方式沿着芯片边布置有分别构成图2所示的输出电路25b的多个输出电路单元16B。低耐压控制部6与各个输出电路单元16B由总线布线7连接起来。在多个输出电路单元16B的两端布置有高压电源的垫4与基准电位的垫5。
[0118]输出电路单元16B由被布置在一直线上的垫8、高侧晶体管28、低侧晶体管29、高侧再生二极管30、低侧再生二极管31、电平位移电路12以及预驱动器13构成。以垫8为中心朝着低耐压控制部6一侧依序布置有低侧再生二极管31、低侧晶体管29、高侧晶体管28与栅极保护电路34、电平位移电路12以及预驱动器13；而在相反一侧布置有高侧再生二极管30。补充说明一下，来自低耐压控制部6的时刻控制信号通过总线布线7传送给预驱动器13。而且，输出电路单元16B内的具体结构如上述图9(a)及图9(b)所示。
[0119]就这样，考虑到ESD耐量的提高问题，夹着垫8来布置兼作ESD保护元件用的高侧再生二极管30与低侧再生二极管31，便能够使对ESD的保护效果提高。而且，通过进行将电平位移电路12与预驱动器13收放在单元宽度最大的低侧晶体管29的单元宽度以内的设计，便能够实现高集成化。
[0120]多个输出电路单元16B中的每一个输出电路单元16B都是朝着从半导体芯片1的芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置。
[0121]也就是说，如图21所示的该实施形态中的多沟道半导体集成电路的线焊状态的放大图所示，多个输出电路单元16B朝着从芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置，做到了将各个垫8和内引线17连接起来的焊线18相互之间不接触。
[0122]借助这样的平面布置，便能够实现安装可靠性的提高。也就是说，在所布置的输出电路单元16B的个数增加的情况下，内引线17增加的情况下等，也能够防止焊线18相互之间接触，从而能够使安装可靠性提高。而且，与在输出电路单元间分疏、密地布置垫的现有例相比(参考例如图29)，能够抑制由于闲着无用的空间所导致的芯片面积在左右方向(例如对着图5的纸面看去的左右方向)上的增大，从而能够有效地利用半导体芯片1上的空间。结果是，能够实现半导体集成电路的集成度的提高。
[0123]在输出电路单元16B内的低侧晶体管29与低侧再生二极管31上形成有基准电位的布线3a，该布线3a连接在被布置在多个输出电路单元16B两侧的基准电位的垫5上。
[0124]同样，在输出电路单元16B内的高侧晶体管28与高侧再生二极管30上形成有高压电位的布线2b，该高压电位的布线2b连接在被布置在多个输出电路单元16B两侧的高压电源的垫4上。这里，如上所述，因为多个输出电路单元16B朝着从半导体芯片1的芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置，所以利用该平面布置使高压电位的布线2b的宽度从该布线2b的中央部开始越靠近端部越宽，便使得来自垫8的负载电流更加集中的部分变粗。因此，能够将从布线2b的中央部到高压电源的垫4为止的布线电阻均一化。结果是，抑制了ESD耐量的偏差，同时减少了由于压降之差导致的输出间的通态电阻的偏差，从而能够实现输出特性的均一化。
[0125]因为利用线焊从封装体线焊到布置在半导体芯片1内的多个输出电路单元16B两侧的基准电位的垫5及高压电源的垫4，所以基准电位的垫5及高压电源的垫4的电位很稳定。因此，能够使基准电位的布线3a与高压电位的布线2b的布线阻抗减小，在各个沟道的输出成为大电流的情况下，各个输出电路单元16B的基准电位和高压电位也稳定，从而能够获得均一的输出特性和ESD抗破坏耐量。
[0126]另一方面，在低耐压控制部6的长度方向上的一端布置有输入控制垫9，同时在另一端布置有基准电位的垫5。而且，在低耐压控制部6上形成有将除输入控制垫9一侧以外的三个方向包围起来的基准电位的布线3b来。基准电位的布线3b具有屏蔽的作用，防止从垫8进入的外部噪音经由输出电路单元16B传送给低耐压控制部6。因此，从低耐压控制部6输入预驱动器13的信号被稳定化，输出特性均一化。补充说明一下，输出电路单元16B朝着从半导体芯片1的芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置，伴随于此，低耐压控制部6也同样朝着从芯片边的中央部开始越靠近端部越远离芯片边的方向倾斜地错开。
[0127]如上所述，因为半导体芯片1在左右方向上的芯片面积几乎没有增大，所以能够利用布线长度相等的总线布线7使来自低耐压控制部6的控制信号传送给预驱动器13。因此，在该实施形态中，使连接预驱动器13与低耐压控制部6的总线布线7的长度基本相等。结果是，能够使延迟时间均一，从而能够避免输出特性因发生在各个输出沟道间的延迟时间的不同而不均一。
[0128]-变形例-
图22是显示本发明第六实施形态所涉及的半导体集成电路的变形例中的平面布置的平面图。
[0129]如图22所示，该实施形态所涉及的半导体集成电路的变形例的特征在于：形成在输出电路单元16B内的低侧晶体管29与低侧再生二极管31上的基准电位的布线3aB的形状。具体而言，与基准电位的布线2b一样，基准电位的布线3aB的宽度从该布线3aB的中央部开始越靠近端部越宽，便使得来自垫8的负载电流更加集中的部分变粗。因此，能够将从布线3aB的中央部到基准电位的垫5为止的布线电阻均一化。结果是，抑制了ESD耐量的偏差，同时减少了由于压降之差导致的输出间的通态电阻的偏差，从而能够实现输出特性的均一化。
[0130]补充说明一下，图22中说明的是除了高压电位的布线2b以外，基准电位的布线3aB的宽度也是从中央部开始越靠近端部越宽的形态，但也可以是高压电位的布线2b的布线宽度一定不变，仅使基准电位的布线3aB的布线宽度成为上述形状的形态。
[0131](第七实施形态)
图23是显示本发明第七实施形态中的多沟道半导体集成电路的平面布置的平面图。具体而言，以包括上述的具有图3所示的无高侧晶体管的MOS驱动器47的输出电路25c的多沟道半导体集成电路为例进行说明。
[0132]如图23所示，在半导体芯片1上的中央部布置有利用输入控制电路等对输出时刻进行控制的低耐压控制部6，同时，以夹着该低耐压控制部6相互对置的方式沿着芯片边布置有分别构成图3所示的输出电路25c的多个输出电路单元16C。低耐压控制部6与各个输出电路单元16C由总线布线7连接起来。在多个输出电路单元16C的两端布置有高压电源的垫4与基准电位的垫5。
[0133]输出电路单元16C由被布置在一直线上的垫8、低侧晶体管11、预驱动器44以及ESD保护元件43构成。以垫8为中心朝着低耐压控制部6一侧依序布置有低侧晶体管11与预驱动器44；而在相反一侧布置有ESD保护元件43。补充说明一下，来自低耐压控制部6的时刻控制信号通过总线布线7传送给预驱动器44。而且，输出电路单元16C的具体结构如上述图12(a)及图12(b)所示。
[0134]就这样，夹着垫8来布置ESD保护元件43与低侧晶体管11，该低侧晶体管11构成考虑到ESD耐量提高的问题兼作ESD保护元件用的背面栅极一漏极间寄生二极管27，便能够使对ESD的保护效果提高。而且，通过进行将预驱动器44收放在单元宽度最大的低侧晶体管11的单元宽度以内的设计，便能够实现高集成化。
[0135]多个输出电路单元16C中的每一个输出电路单元16C都是朝着从半导体芯片1的芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置。
[0136]也就是说，如图24所示的该实施形态中的多沟道半导体集成电路的线焊状态的放大图所示，使含在多个输出电路单元16C中的垫8朝着从芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置，做到了将各个垫8和内引线17连接起来的焊线18相互之间不接触。
[0137]借助这样的平面布置，便能够实现安装可靠性的提高。也就是说，在所布置的输出电路单元16C的个数增加的情况下，内引线17增加的情况下等，也能够防止焊线18相互之间接触，从而能够使安装可靠性提高。而且，与在输出电路单元间分疏、密地布置垫的现有例相比(参考例如图29)，能够抑制由于闲着无用的空间所导致的芯片面积在左右方向(例如对着图11的纸面看去的左右方向)上的增大，从而能够有效地利用半导体芯片1上的空间。结果是，能够实现半导体集成电路的集成度的提高。
[0138]在输出电路单元16C内的低侧晶体管11上形成有基准电位的布线3a，该布线3a连接在被布置在多个输出电路单元16C两侧的基准电位的垫5上。
[0139]同样，在输出电路单元16C内的ESD保护元件43上形成有高压电位的布线2，该高压电位的布线2连接在被布置在多个输出电路单元16C两侧的高压电源的垫4上。这里，如上所述，因为多个输出电路单元16C朝着从半导体芯片1的芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置，所以利用该平面布置使高压电位的布线2的宽度从该布线2的中央部开始越靠近端部越宽，便使得来自垫8的负载电流更加集中的部分变粗。因此，能够将从布线2的中央部到高压电源的垫4为止的布线电阻均一化。结果是，抑制了ESD耐量的偏差，同时减少了由于压降之差导致的输出间的通态电阻的偏差，从而能够实现输出特性的均一化。
[0140]因为利用线焊从封装体线焊到布置在半导体芯片1内的多个输出电路单元16C两侧的基准电位的垫5及高压电源的垫4，所以基准电位的垫5及高压电源的垫4的电位很稳定。因此，能够使基准电位的布线3a与高压电位的布线2的布线阻抗减小，在各个沟道的输出成为大电流的情况下，各个输出电路单元16C的基准电位和高压电位也稳定，从而能够获得均一的输出特性和ESD抗破坏耐量。
[0141]另一方面，在低耐压控制部6的长度方向上的一端布置有输入控制垫9，同时在另一端布置有基准电位的垫5。而且，在低耐压控制部6上形成有将除输入控制垫9一侧以外的三个方向包围起来的基准电位的布线3b来。基准电位的布线3b具有屏蔽的作用，防止从垫8进入的外部噪音经由输出电路单元16C传送给低耐压控制部6。因此，从低耐压控制部6输入预驱动器44的信号被稳定化，输出特性均一化。补充说明一下，输出电路单元16C朝着从半导体芯片1的芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置，伴随于此，低耐压控制部6也同样朝着从芯片边的中央部开始越靠近端部越远离芯片边的方向倾斜地错开。
[0142]如上所述，因为半导体芯片1在左右方向上的芯片面积几乎没有增大，所以能够利用布线长度相等的总线布线7使来自低耐压控制部6的控制信号传送给预驱动器44。因此，在该实施形态中，使连接预驱动器44与低耐压控制部6的总线布线7的长度基本相等。结果是，能够使延迟时间均一，从而能够避免输出特性因发生在各个输出沟道间的延迟时间的不同而不均一。
[0143]-变形例-
图25是显示本发明第七实施形态所涉及的半导体集成电路的变形例中的平面布置的平面图。
[0144]如图25所示，该实施形态所涉及的半导体集成电路的变形例的特征在于：形成在输出电路单元16C内的低侧晶体管11上的基准电位的布线3aC的形状。具体而言，与高压电位的布线2一样，基准电位的布线3aC的宽度从该布线3aC的中央部开始越靠近端部越宽，便使得来自垫8的负载电流更加集中的部分变粗。因此，能够将从布线3aC的中央部到基准电位的垫5为止的布线电阻均一化。结果是，抑制了ESD耐量的偏差，同时减少了由于压降之差导致的输出间的通态电阻的偏差，从而能够实现输出特性的均一化。
[0145]补充说明一下，图25中说明的是除了高压电位的布线2以外，基准电位的布线3aC的宽度也是从中央部开始越靠近端部越宽的形态，但也可以是高压电位的布线2的布线宽度一定不变，仅使基准电位的布线3aC的宽度成为上述形状的形态。
[0146](第八实施形态)
图26是显示本发明第八实施形态中的多沟道半导体集成电路的平面布置的平面图。具体而言，以包括上述的具有图4所示的无高侧晶体管的IGBT驱动器48的输出电路25d的多沟道半导体集成电路为例进行说明。
[0147]如图26所示，在半导体芯片1上的中央部布置有利用输入控制电路等对输出时刻进行控制的低耐压控制部6，同时，以夹着该低耐压控制部6相互对置的方式沿着芯片边布置有分别构成图4所示的输出电路25d的多个输出电路单元16D。低耐压控制部6与各个输出电路单元16D由总线布线7连接起来。在多个输出电路单元16D的两端布置有高压电源的垫4与基准电位的垫5。
[0148]输出电路单元16D由被布置在一直线上的垫8、低侧晶体管29、低侧再生二极管31、预驱动器44以及ESD保护元件43构成。以垫8为中心朝着低耐压控制部6一侧依序布置有低侧再生二极管31、低侧晶体管29以及预驱动器44；而在相反一侧布置有ESD保护元件43。补充说明一下，来自低耐压控制部6的时刻控制信号通过总线布线7传送给预驱动器44。而且，输出电路单元16D的具体结构如上述图15(a)及图15(b)所示。
[0149]就这样，夹着垫8来布置ESD保护元件43与考虑到ESD耐量的提高问题兼作ESD保护元件用的低侧再生二极管31，便能够使对ESD的保护效果提高。而且，通过进行将预驱动器44收放在单元宽度最大的低侧晶体管29的单元宽度以内的设计，便能够实现高集成化。
[0150]多个输出电路单元16D中的每一个输出电路单元16D都是朝着从半导体芯片1的芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置。
[0151]也就是说，如图27所示的该实施形态中的多沟道半导体集成电路的线焊状态的放大图所示，包括在输出电路单元16D中的垫8朝着从芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置，做到了将各个垫8和内引线17连接起来的焊线18相互之间不接触。
[0152]借助这样的平面布置，便能够实现安装可靠性的提高。也就是说，在所布置的输出电路单元16D的个数增加的情况下，内引线17增加的情况下等，也能够防止焊线18相互之间接触，从而能够使安装可靠性提高。而且，与在输出电路单元间分疏、密地布置垫的现有例相比(参考例如图29)，能够抑制由于闲着无用的空间所导致的芯片面积在左右方向(例如对着图5的纸面看去的左右方向)上的增大，从而能够有效地利用半导体芯片1上的空间。结果是，能够实现半导体集成电路的集成度的提高。
[0153]在输出电路单元16D内的低侧晶体管29上形成有基准电位的布线3a，该布线3a连接在被布置在多个输出电路单元16D两侧的基准电位的垫5上。
[0154]同样，在输出电路单元16D内的ESD保护元件43上形成有高压电位的布线2，该高压电位的布线2连接在被布置在多个输出电路单元16D两侧的高压电源的垫4上。这里，如上所述，因为输出电路单元16D朝着从半导体芯片1的芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置，所以利用该平面布置使布线2的宽度从该布线2的中央部开始越靠近端部越宽，便使得来自垫8的负载电流更加集中的部分变粗。因此，能够使从布线2的中央部到高压电源的垫4为止的布线电阻减小。结果是，抑制了ESD耐量的偏差，同时减少了由于压降之差导致的输出间的通态电阻的偏差，从而能够实现输出特性的均一化。
[0155]因为利用线焊从封装体线焊到布置在半导体芯片1内的多个输出电路单元16D两侧的基准电位的垫5及高压电源的垫4，所以基准电位的垫5及高压电源的垫4的电位很稳定。因此，能够使基准电位的布线3a与高压电位的布线2的布线阻抗减小，在各个沟道的输出成为大电流的情况下，各个输出电路单元16D的基准电位和高压电位也稳定，从而能够获得均一的输出特性和ESD抗破坏耐量。
[0156]另一方面，在低耐压控制部6的长度方向上的一端布置有输入控制垫9，同时在另一端布置有基准电位的垫5。而且，在低耐压控制部6上形成有将除输入控制垫9一侧以外的三个方向包围起来的基准电位的布线3b来。基准电位的布线3b具有屏蔽的作用，防止从垫8进入的外部噪音经由输出电路单元16D传送给低耐压控制部6。因此，从低耐压控制部6输入预驱动器44的信号被稳定化，输出特性均一化。补充说明一下，输出电路单元16D朝着从半导体芯片1的芯片边的中央部开始越靠近端部离该芯片边越远的方向呈阶梯状地错开布置，伴随于此，低耐压控制部6也同样朝着从芯片边的中央部开始越靠近端部越远离芯片边的方向倾斜地错开。
[0157]如上所述，因为半导体芯片1在左右方向上的芯片面积几乎没有增大，所以能够利用布线长度相等的总线布线7使来自低耐压控制部6的控制信号传送给预驱动器44。因此，在该实施形态中，使连接预驱动器44与低耐压控制部6的总线布线7的长度基本相等。结果是，能够使延迟时间均一，从而能够避免输出特性因发生在各个输出沟道间的延迟时间的不同而不均一。
[0158]-变形例-
图28是显示本发明第八实施形态所涉及的半导体集成电路的变形例中的平面布置的平面图。
[0159]如图28所示，该实施形态所涉及的半导体集成电路的变形例的特征在于：形成在输出电路单元16D内的低侧晶体管29上的基准电位的布线3aD的形状。具体而言，与高压电位的布线2一样，基准电位的布线3aD的宽度从该布线3aD的中央部开始越靠近端部越宽，便使得来自垫8的负载电流更加集中的部分变粗。因此，能够将从布线3aD的中央部到基准电位的垫5为止的布线电阻均一化。结果是，抑制了ESD耐量的偏差，同时减少了由于压降之差导致的输出间的通态电阻的偏差，从而能够实现输出特性的均一化。
[0160]补充说明一下，图28中说明的是除了高压电位的布线2以外，基准电位的布线3aD的宽度也是从中央部开始越靠近端部越宽的形态，但也可以是高压电位的布线2的布线宽度一定不变，仅使基准电位的布线3aD的布线宽度成为上述形状的形态。
[0161]补充说明一下，在上述各实施形态中，使用“基准电位”这一说法进行了说明，包括是接地电位以外的电位的情况，是一个连接在半导体芯片的衬底上的电位，通常情况下意味着接地电位。
工业实用性
[0162]本发明对驱动PDP等电容性负载的多沟道半导体集成电路很有用。
权利要求书(按照条约第19条的修改)
1. (修改后)一种半导体集成电路，该半导体集成电路在半导体芯片上具有多个电路单元，该多个电路单元沿着所述半导体芯片的第一芯片边形成，每一个电路单元都具有垫，其特征在于：
所述多个电路单元中位于所述第一芯片边的至少端部附近的同一大小的两个以上的电路单元朝着从所述第一芯片边的中央部开始越靠近端部离所述第一芯片边越远的方向呈阶梯状地错开布置着。
2. 根据权利要求1所述的半导体集成电路，其特征在于：
所述多个电路单元中的每一个电路单元朝着从所述第一芯片边的中央部开始越靠近端部离所述第一芯片边越远的方向呈阶梯状地错开布置着。
3. 根据权利要求1所述的半导体集成电路，其特征在于：
所述电路单元包括高耐压驱动器、驱动所述高耐压驱动器的预驱动器以及所述垫。
4. 根据权利要求3所述的半导体集成电路，其特征在于：
所述高耐压驱动器包括高侧晶体管和低侧晶体管；
所述预驱动器包括驱动所述高侧晶体管的电平位移电路。
5. 根据权利要求4所述的半导体集成电路，其特征在于：
所述预驱动器、所述垫、所述高侧晶体管、所述电平位移电路以及所述低侧晶体管布置在一直线上。
6. 根据权利要求5所述的半导体集成电路，其特征在于：
至少所述高侧晶体管与所述低侧晶体管夹着所述垫相向地布置着。
7. 根据权利要求6所述的半导体集成电路，其特征在于：
进一步包括：
控制部，布置在所述半导体芯片的中央部，以及
第二电路单元列，该第二电路单元列沿着与所述半导体芯片的所述第一芯片边相向的第二芯片边布置着，该第二电路单元列夹着所述控制部与由所述多个电路单元构成的第一电路单元列相向且由多个所述电路单元构成。

Claims (39)

1. 一种半导体集成电路，该半导体集成电路在半导体芯片上具有多个电路单元，该多个电路单元沿着所述半导体芯片的第一芯片边形成，每一个电路单元都具有垫，其特征在于：
所述多个电路单元中位于所述第一芯片边的至少端部附近的一个以上的电路单元朝着从所述第一芯片边的中央部开始越靠近端部离所述第一芯片边越远的方向呈阶梯状地错开布置着。
2. 根据权利要求1所述的半导体集成电路，其特征在于：
所述多个电路单元中的每一个电路单元朝着从所述第一芯片边的中央部开始越靠近端部离所述第一芯片边越远的方向呈阶梯状地错开布置着。
3. 根据权利要求1所述的半导体集成电路，其特征在于：
所述电路单元包括高耐压驱动器、驱动所述高耐压驱动器的预驱动器以及所述垫。
4. 根据权利要求3所述的半导体集成电路，其特征在于：
所述高耐压驱动器包括高侧晶体管和低侧晶体管；
所述预驱动器包括驱动所述高侧晶体管的电平位移电路。
5. 根据权利要求4所述的半导体集成电路，其特征在于：
所述预驱动器、所述垫、所述高侧晶体管、所述电平位移电路以及所述低侧晶体管布置在一直线上。
6. 根据权利要求5所述的半导体集成电路，其特征在于：
至少所述高侧晶体管与所述低侧晶体管夹着所述垫相向地布置着。
7. 根据权利要求6所述的半导体集成电路，其特征在于：
进一步包括：
控制部，该控制部布置在所述半导体芯片的中央部，以及
第二电路单元列，该第二电路单元列沿着所述半导体芯片的向着所述第一芯片边的第二芯片边布置着，该第二电路单元列夹着所述控制部与由所述多个电路单元构成的第一电路单元列相向且由多个所述电路单元构成。
8. 根据权利要求7所述的半导体集成电路，其特征在于：
进一步包括：
高压电位用第一电源垫与基准电位用第二电源垫，该高压电位用第一电源垫与基准电位用第二电源垫布置在所述第一电路单元列及所述第二电路单元列各列的两端，
高压电位用第一布线，布置在所述第一电路单元列及所述第二电路单元列每列中的所述高侧晶体管上，且与所述第一电源垫电连接，以及
基准电位用第二布线，布置在所述第一电路单元列及所述第二电路单元列每列中的所述低侧晶体管上，且与所述第二电源垫电连接。
9. 根据权利要求8所述的半导体集成电路，其特征在于：
所述第一布线与所述第二布线中的至少一布线具有布线宽度在长度方向上自中央部朝着增宽的形状。
10. 根据权利要求7所述的半导体集成电路，其特征在于：
进一步包括为包围布置在所述半导体芯片的中央部的控制部而布置的基准电位用第三布线。
11. 根据权利要求4所述的半导体集成电路，其特征在于：
对所述电平位移电路及所述预驱动器进行设计，设计成将所述电平位移电路及所述预驱动器收纳在所述低侧晶体管的单元宽度内。
12. 根据权利要求7所述的半导体集成电路，其特征在于：
进一步包括多条第四布线，该多条第四布线把所述控制部和含在所述第一电路单元列及所述第二电路单元列中之至少一列中的各个所述预驱动器连接起来；
所述多条第四布线中的每一条布线的布线长度都相等。
13. 根据权利要求3所述的半导体集成电路，其特征在于：
所述高耐压驱动器包括高侧晶体管、高侧再生二极管、低侧晶体管以及低侧再生二极管。
14. 根据权利要求13所述的半导体集成电路，其特征在于：
所述预驱动器、所述垫、所述高侧晶体管、所述电平位移电路、所述高侧再生二极管、所述低侧晶体管以及所述低侧再生二极管布置在一直线上。
15. 根据权利要求14所述的半导体集成电路，其特征在于：
至少所述高侧再生二极管与所述低侧再生二极管夹着所述垫相向地布置着。
16. 根据权利要求15所述的半导体集成电路，其特征在于：
进一步包括：
控制部，该控制部布置在所述半导体芯片的中央部，以及
第二电路单元列，该第二电路单元列沿着所述半导体芯片的向着所述第一芯片边的第二芯片边布置着，该第二电路单元列夹着所述控制部与由所述多个电路单元构成的第一电路单元列相向且由多个所述电路单元构成。
17. 根据权利要求16所述的半导体集成电路，其特征在于：
进一步包括：
高压电位用第一电源垫与基准电位用第二电源垫，该高压电位用第一电源垫与基准电位用第二电源垫布置在所述第一电路单元列及所述第二电路单元列各列的两端，
高压电位用第一布线，布置在所述第一电路单元列及所述第二电路单元列每列中的所述高侧再生二极管上，且与所述第一电源垫电连接，以及
基准电位用第二布线，布置在所述第一电路单元列及所述第二电路单元列每列中的所述低侧晶体管上，且与所述第二电源垫电连接。
18. 根据权利要求17所述的半导体集成电路，其特征在于：
所述第一布线与所述第二布线中的至少一布线具有布线宽度在长度方向上自中央部朝着增宽的形状。
19. 根据权利要求16所述的半导体集成电路，其特征在于：
进一步包括为包围布置在所述半导体芯片的中央部的控制部而布置的基准电位用第三布线。
20. 根据权利要求13所述的半导体集成电路，其特征在于：
对所述电平位移电路及所述预驱动器进行设计，设计成将所述电平位移电路及所述预驱动器收纳在所述低侧晶体管的单元宽度内。
21. 根据权利要求16所述的半导体集成电路，其特征在于：
进一步包括多条第四布线，该多条第四布线把所述控制部和含在所述第一电路单元列及所述第二电路单元列中之至少一列中的各个所述预驱动器连接起来；
所述多条第四布线中的每一条布线的布线长度都相等。
22. 根据权利要求3所述的半导体集成电路，其特征在于：
所述高耐压驱动器包括静电放电保护元件和低侧晶体管。
23. 根据权利要求22所述的半导体集成电路，其特征在于：
所述预驱动器、所述垫、所述静电放电保护元件以及所述低侧晶体管布置在一直线上。
24. 根据权利要求23所述的半导体集成电路，其特征在于：
至少所述静电放电保护元件与所述低侧晶体管夹着所述垫相向地布置着。
25. 根据权利要求24所述的半导体集成电路，其特征在于：
进一步包括：
控制部，该控制部布置在所述半导体芯片的中央部，以及
第二电路单元列，该第二电路单元列沿着所述半导体芯片的向着所述第一芯片边的第二芯片边布置着，该第二电路单元列夹着所述控制部与由所述多个电路单元构成的第一电路单元列相向且由多个所述电路单元构成。
26. 根据权利要求25所述的半导体集成电路，其特征在于：
进一步包括：
高压电位用第一电源垫与基准电位用第二电源垫，该高压电位用第一电源垫与基准电位用第二电源垫布置在所述第一电路单元列及所述第二电路单元列各列的两端，
高压电位用第一布线，布置在所述第一电路单元列及所述第二电路单元列每列中的所述静电放电保护元件上，且与所述第一电源垫电连接，以及
基准电位用第二布线，布置在所述第一电路单元列及所述第二电路单元列每列中的所述低侧晶体管上，且与所述第二电源垫电连接。
27. 根据权利要求26所述的半导体集成电路，其特征在于：
所述第一布线与所述第二布线中的至少一布线具有布线宽度在长度方向上自中央部朝着增宽的形状。
28. 根据权利要求25所述的半导体集成电路，其特征在于：
进一步包括为包围布置在所述半导体芯片的中央部的控制部而布置的基准电位用第三布线。
29. 根据权利要求22所述的半导体集成电路，其特征在于：
对所述预驱动器进行设计，设计成将所述预驱动器收纳在所述低侧晶体管的单元宽度内。
30. 根据权利要求25所述的半导体集成电路，其特征在于：
进一步包括多条第四布线，该多条第四布线把所述控制部和含在所述第一电路单元列及所述第二电路单元列中之至少一列中的各个所述预驱动器连接起来；
所述多条第四布线中的每一条布线的布线长度都相等。
31. 根据权利要求3所述的半导体集成电路，其特征在于：
所述高耐压驱动器包括静电放电保护元件、低侧再生二极管以及低侧晶体管。
32. 根据权利要求31所述的半导体集成电路，其特征在于：
所述预驱动器、所述垫、所述静电放电保护元件、所述低侧再生二极管以及所述低侧晶体管布置在一直线上。
33. 根据权利要求32所述的半导体集成电路，其特征在于：
至少所述静电放电保护元件与所述低侧再生二极管夹着所述垫相向地布置着。
34. 根据权利要求33所述的半导体集成电路，其特征在于：
进一步包括：
控制部，该控制部布置在所述半导体芯片的中央部，以及
第二电路单元列，该第二电路单元列沿着所述半导体芯片的向着所述第一芯片边的第二芯片边布置着，该第二电路单元列夹着所述控制部与由所述多个电路单元构成的第一电路单元列相向且由多个所述电路单元构成。
35. 根据权利要求34所述的半导体集成电路，其特征在于：
进一步包括：
高压电位用第一电源垫与基准电位用第二电源垫，该高压电位用第一电源垫与基准电位用第二电源垫布置在所述第一电路单元列及所述第二电路单元列各列的两端，
高压电位用第一布线，布置在所述第一电路单元列及所述第二电路单元列每列中的所述静电放电保护元件上，且与所述第一电源垫电连接，以及
基准电位用第二布线，布置在所述第一电路单元列及所述第二电路单元列每列中的所述低侧晶体管上，且与所述第二电源垫电连接。
36. 根据权利要求35所述的半导体集成电路，其特征在于：
所述第一布线与所述第二布线中的至少一布线具有布线宽度在长度方向上自中央部朝着增宽的形状。
37. 根据权利要求34所述的半导体集成电路，其特征在于：
进一步包括为包围布置在所述半导体芯片的中央部的控制部而布置的基准电位用第三布线。
38. 根据权利要求31所述的半导体集成电路，其特征在于：
对所述预驱动器进行设计，设计成将所述预驱动器收纳在所述低侧晶体管的单元宽度内。
39. 根据权利要求34所述的半导体集成电路，其特征在于：
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