CN101271728A - 一种抑制小信号干扰的铁电存储器存储阵列结构 - Google Patents
一种抑制小信号干扰的铁电存储器存储阵列结构 Download PDFInfo
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- 230000000452 restraining effect Effects 0.000 title 1
- 239000003990 capacitor Substances 0.000 claims abstract description 37
- 230000005621 ferroelectricity Effects 0.000 abstract 5
- 238000000034 method Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
本发明提供了一种提高可靠性的抑制小信号干扰的铁电存储器存储阵列结构。技术方案是：该存储阵列结构以2T/1C结构的铁电存储单元为基本组成部分，每个铁电存储单元在横方向上分别与同行的存储单元公用数据信号线BL和极板信号线PL，在纵方向上与同列的存储单元之间共用控制信号线WL和WLB。本发明基于1T/1CFeRAM存储单元的原理，在铁电电容两端并联一个MOS晶体管，当极板信号线升高时，通过使与铁电电容并联的MOS晶体管导通，从而使铁电电容两端电压相等。
Description
技术领域
本发明属于铁电电容存储器电路结构领域，尤其是一种抑制小信号干扰的铁电存储器存储阵列结构。
背景技术
铁电存储器即FeRAM是一种利用铁电电容滞回特性制造的新型存储器件。传统的FeRAM存储单元包括2T/2C、1T/1C等不同结构。图1所示为1T/1CFeRAM存储单元结构。
2T/2C单元中的两个铁电电容中存储的数据总是相反，跟1T/1C单元相比，读出窗口大了一倍，而且因为是两个靠的很近的铁电电容进行读出比较，可以大大降低铁电电容性能波动带来的影响，由此放宽对工艺的要求，可靠性高。目前产品化的FeRAM大都采用2T/2C单元。但由于2T/2C单元的面积较大，是1T/1C单元的两倍，限制了存储密度。1T/1C结构的优点是单元面积小，缺点是读出窗口也比较小，而且由于参考单元中的铁电电容访问次数比普通单元要多很多，更容易疲劳，因而存在可靠性问题。通常采用多个存“0”和存“1”的参考单元产生的平均电压作为参考电压，以尽可能降低单个参考单元中铁电电容性能的波动带来的误差。目前，商品化的FeRAM芯片里1T/1C单元的应用还不广泛，但高密度FeRAM芯片的研发大多采用1T/1C结构。随着铁电材料性能的提高以及读出电路的改进，采用1T/1C单元结构的FeRAM将成为产品的主流。
2T/2C、1T/1C单元主要工作方式有极板线Vcc电压驱动方案和非驱动Vcc/2半电压方案、位线驱动读出方案。以极板线Vcc电压驱动方案为例，图12是2T/2C或1T/1C单元的极板线Vcc电压驱动方案下的等效电路。这种方案里，当读取选中单元的存储数据时，PL电平上升到Vcc，铁电电容存储信息不同在数据线BL上会产生不同的电压差，再将此电压差放大得到存储数据。这几种驱动方案存在的一个共同问题就是驱动信号对非选中存储单元的干扰会引起铁电电容极化强度的下降。仍以极板线Vcc电压驱动方案为例，对于未选中的存储单元，当PL电平上升时，理论上存储节点SN的电平也应该上升到Vcc，实际上，存储节点与地之间存在PN结漏电流，导致存储节点电压逐渐下降，另外，存储节点与地之间存在寄生电容Cpsn，当PL电平上升时也会产生分压。由于漏电流ileak和寄生电容分压Cpsn的共同作用(图12中虚线框内为等效的寄生电容Cpsn和漏电流ileak)会使得未选中单元的铁电电容上产生一个小电压。小电压不断加在未选中单元的存储电容上，产生干扰，短时间内可能影响不大，但长期下去会带来可靠性问题。
发明内容
本发明的目的是提供一种未被选中的单元不受小信号干扰，从而提高可靠性的抑制小信号干扰的铁电存储器存储阵列结构。
本发明的技术方案是：一种抑制小信号干扰的铁电存储器存储阵列结构，其特征在于所述存储阵列结构由数行和数列存储单元组成，所述存储单元由两个NMOS晶体管NM1、晶体管NM2和铁电电容Cf组成，晶体管NM1的源极为所述存储单元的B端口，栅极为所述存储单元的G端口，其漏极与铁电电容Cf的一端相连；NM2的源极和漏极分别与铁电电容Cf相连，其栅极为所述单元的GB端口；Cf的一端与NM1漏极相连，另一端为所述存储单元的P端口，每个存储单元在横方向上与同行的存储单元之间共用数据信号线BL和极板信号线PL，在纵方向上与同列的存储单元之间共用控制信号线WL和WLB。
一种抑制小信号干扰的铁电存储器存储阵列结构，其特征在于，所述存储阵列结构由数行和数列存储单元组成，所述存储单元由一个NMOS晶体管NM和一个PMOS晶体管PM以及一个铁电电容Cf组成，NM的源极为所述存储单元的B端口，栅极为所述存储单元的G端口，其漏极与铁电电容Cf的一端相连；PM的源极和漏极分别与铁电电容Cf相连，其栅极与所述单元的G端口相连；Cf的一端与NM漏极相连，另一端为所述存储单元的P端口，每个存储单元在横方向上与同行的存储单元之间共用数据信号线BL和极板信号线PL，在纵方向上与同列的存储单元之间共用控制信号线WL。
本发明的效果是：本发明提供的存储单元结构与传统结构相比，克服了小信号干扰导致铁电电容剩余极化强度的下降从而导致存储单元读出可靠性的问题，有效提高了FeRAM的可靠性。
下面结合附图和实施例对本发明做进一步的说明。
附图说明
图11T/1C FeRAM存储单元
图2FeRAM NMOS类型存储单元构成的存储阵列
图3FeRAM NMOS类型存储单元
图4FeRAM NMOS类型存储单元的写操作时序
图5FeRAM NMOS类型存储单元的读操作时序
图6FeRAM PMOS类型存储单元构成的存储阵列
图7FeRAM PMOS类型存储单元
图8FeRAM PMOS类型存储单元写操作时序
图9FeRAM PMOS类型存储单元读操作时序
图102T/1C FeRAM存储单元剖面结构图
图111T/1C FeRAM存储单元剖面结构图
图121T/1C和2T2C存储单元在极板Vcc驱动方案下的漏电等效电路
图132T/1C型存储单元在极板Vcc驱动方案下的漏电等效电路
具体实施方式
本发明提出一种抑制小信号干扰的FeRAM NMOS类型存储阵列结构，该FeRAM NMOS类型存储阵列结构以2T/1C的FeRAM NMOS存储单元为基本组成部分。
实施例一：
图2所示的FeRAM NMOS类型存储阵列结构，图中圆圈范围内表示FeRAMNMOS存储单元。每个FeRAM NMOS存储单元在横方向上与同行的存储单元之间共用数据信号线BL和极板信号线PL，在纵方向上与同列的存储单元之间共用控制信号线WL和WLB。
图3所示为所述FeRAM NMOS存储单元，该存储单元由两个NMOS晶体管NM1，NM2，一个铁电电容Cf组成。NM1的源极为所述存储单元的B端口，栅极为所述存储单元的G端口，其漏极与铁电电容Cf的一端相连；NM2的源极和漏极分别与铁电电容Cf相连，其栅极为所述单元的GB端口。Cf的一端与NM1漏极相连，另一端为所述存储单元的P端口。
图4所示为FeRAM NMOS类型存储单元的写操作时序。向某个选中的存储单元写入数据的整个操作过程分为4个阶段：0，1，2，3。0阶段中，控制信号线WL处于低电平，WLB处于高电平，数据信号线BL和极板信号线PL处于低电平；1阶段中，控制信号线WL提升至高电平，WLB降低至低电平，数据信号线BL根据写入数据提升至高电平(写入“1”)或保持低电平(写入“0”)，极板信号线PL保持低电平；2阶段中，控制信号线WL、WLB和数据信号线BL维持阶段1中电平不变，极板信号线PL提升为高电平；3阶段中，首先极板信号线PL降低至低电平，然后数据信号线BL降低为低电平，最后控制信号线WL降低为低电平，WLB提升至高电平。
图5所示为FeRAM NMOS类型存储单元的读操作时序。从某个选中的存储单元读数据的整个操作过程分为4个阶段：0，1，2，3。0阶段中，控制信号线WL处于低电平，WLB处于高电平，数据信号线BL和极板信号线PL处于低电平；1阶段中，控制信号线WL提升至高电平，WLB降低至低电平，极板信号线PL提升至高电平，BL根据存储单元存储数据升至某个较高电平(“1”)或某个较低的电平(“0”)；2阶段中，控制信号线WL维持高电平，WLB维持低电平，极板信号线PL降低至低电平；3阶段中，极板信号线PL维持低电平，控制信号线WL降低为低电平，WLB提升至高电平。
本发明还提出一种抑制小信号干扰的FeRAM PMOS类型存储阵列结构，该FeRAM PMOS类型存储阵列结构以2T/1C的FeRAM PMOS存储单元为基本组成部分。
实施例二：
图6所示的FeRAM PMOS类型存储阵列结构，图中圆圈范围内表示FeRAMPMOS存储单元。每个FeRAM PMOS存储单元在横方向上与同行的存储单元之间共用数据信号线BL和极板信号线PL，在纵方向上与同列的存储单元之间共用控制信号线WL。
图7所示为所述FeRAM PMOS存储单元。该存储单元由一个NMOS晶体管NM和一个PMOS晶体管PM，一个铁电电容Cf组成。NM的源极为所述存储单元的B端口，栅极为所述存储单元的G端口，其漏极与铁电电容Cf的一端相连；PM的源极和漏极分别与铁电电容Cf相连，其栅极与所述单元的G端口相连。Cf的一端与NM漏极相连，另一端为所述存储单元的P端口。
图8所示为FeRAM PMOS类型存储单元的读操作时序。向某个选中的存储单元写入数据的整个操作过程分为4个阶段：0，1，2，3。0阶段中，控制信号线WL处于低电平，数据信号线BL和极板信号线PL处于低电平；1阶段中，控制信号线WL提升至高电平，数据信号线BL根据写入数据提升至高电平(写入“1”)或保持低电平(写入“0”)，极板信号线PL保持低电平；2阶段中，控制信号线WL和数据信号线BL维持阶段1中电平不变，极板信号线PL提升为高电平；3阶段中，首先极板信号线PL降低至低电平，然后数据信号线BL降低为低电平，最后控制信号线WL降低为低电平。
图9所示为FeRAM PMOS类型存储单元的读操作时序。从某个选中的存储单元读数据的整个操作过程分为4个阶段：0，1，2，3。0阶段中，控制信号线WL处于低电平，数据信号线BL和极板信号线PL处于低电平；1阶段中，控制信号线WL提升至高电平，极板信号线PL提升至高电平，BL根据存储单元存储数据升至某个较高电平(“1”)或某个较低的电平(“0”)；2阶段中，控制信号线WL维持高电平，极板信号线PL降低至低电平；3阶段中，极板信号线PL维持低电平，控制信号线WL降低为低电平。
图13为2T/1CFeRAM存储单元未被选中进行读写操作时的等效电路，虚线框内为等效的寄生电容Cpsn和漏电流ileak。如图13(a)所示，存储阵列结构中的FeRAM NMOS类型存储单元未被选中进行读写操作时，WL为低电平，WLB为高电平。当P端的电压上升到Vcc时，WLB控制与铁电电容并联的NM2导通，存储节点SN的电压也上升到Vcc，由于漏电造成的SN节点的电荷泄漏能通过NM2及时补充。如图13(b)所示，存储阵列结构中的FeRAM PMOS类型存储单元未被选中进行读写操作时，WL为低电平。当P端的电压上升到Vcc时，WL控制与铁电电容并联的PM导通，存储节点SN的电压也上升到Vcc，由于漏电造成的SN节点的电荷泄漏能通过PM及时补充。两种方式都避免了SN节点和地之间寄生电容分压和漏电电流的问题，因而SN节点电平能一直保持在Vcc，存储电容两端不再产生小电压，避免了小信号干扰问题。
本发明中的2T/1CFeRAM存储单元相对于1T/1C单元增加了一个MOS管，基于堆叠式工艺结构的2T/1C单元面积是1T/1C单元的大约1.5倍，如图10(a)为FeRAM NMOS类型存储单元剖面结构图，其虚线框内为一个FeRAM NMOS类型存储单元，图10(b)为FeRAM PMOS类型存储单元剖面结构图，其虚线框内为一个FeRAM PMOS类型存储单元，图11所示1T/1C FeRAM存储单元剖面结构图，其虚线框内为一个1T/1CFeRAM存储单元，以FeRAM NMOS类型存储单元为例，相对于1T/1C存储单元增加了一个多晶和一个有源区的宽度，但是由于铁电电容面积也可以增加，更大的铁电电容面积可以得到更大的读出窗口，这是一种补偿。或者在同样大的读出窗口下，由于铁电电容面积增加了，因此同一根数据连接线上可以连接更多的单元数目，从而减少了读出放大器数目，外围电路面积的减小也在一定程度上弥补了存储单元面积的增加。FeRAMPMOS类型存储单元与FeRAM NMOS类型存储单元相比，节省了门控信号互补信号WLB的布线，而且简化了操作时序。
以上所述的实施例，只是本发明较优选的具体实施方式，本发明在不脱离其精神和本质特征前提下，可以有多种具体实施方式，应当理解上述实施例并不限于上述的任何细节，而应该在所附权利要求所定义的精神和范围内被广泛地解释，因此，所有落在权利要求的边界和范围内的或者与这些边界和范围等价的变化和修改都试图包含在附加权利要求内。
Claims (2)
1、一种抑制小信号干扰的铁电存储器存储阵列结构，其特征在于所述存储阵列结构由数行和数列存储单元组成，所述存储单元由两个NMOS晶体管NM1、晶体管NM2和铁电电容Cf组成，晶体管NM1的源极为所述存储单元的B端口，栅极为所述存储单元的G端口，其漏极与铁电电容Cf的一端相连；NM2的源极和漏极分别与铁电电容Cf相连，其栅极为所述单元的GB端口；Cf的一端与NM1漏极相连，另一端为所述存储单元的P端口，每个存储单元在横方向上与同行的存储单元之间共用数据信号线BL和极板信号线PL，在纵方向上与同列的存储单元之间共用控制信号线WL和WLB。
2、一种抑制小信号干扰的铁电存储器存储阵列结构，其特征在于，所述存储阵列结构由数行和数列存储单元组成，所述存储单元由一个NMOS晶体管NM和一个PMOS晶体管PM以及一个铁电电容Cf组成，NM的源极为所述存储单元的B端口，栅极为所述存储单元的G端口，其漏极与铁电电容Cf的一端相连；PM的源极和漏极分别与铁电电容Cf相连，其栅极与所述单元的G端口相连；Cf的一端与NM漏极相连，另一端为所述存储单元的P端口，每个存储单元在横方向上与同行的存储单元之间共用数据信号线BL和极板信号线PL，在纵方向上与同列的存储单元之间共用控制信号线WL。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008101046238A CN101271728B (zh) | 2008-04-22 | 2008-04-22 | 一种抑制小信号干扰的铁电存储器存储阵列结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008101046238A CN101271728B (zh) | 2008-04-22 | 2008-04-22 | 一种抑制小信号干扰的铁电存储器存储阵列结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101271728A true CN101271728A (zh) | 2008-09-24 |
| CN101271728B CN101271728B (zh) | 2011-05-11 |
Family
ID=40005622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101046238A Expired - Fee Related CN101271728B (zh) | 2008-04-22 | 2008-04-22 | 一种抑制小信号干扰的铁电存储器存储阵列结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101271728B (zh) |
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-
2008
- 2008-04-22 CN CN2008101046238A patent/CN101271728B/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CN101271728B (zh) | 2011-05-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
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|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
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|
| TR01 | Transfer of patent right |
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|
| DD01 | Delivery of document by public notice |
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|
| DD01 | Delivery of document by public notice |
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|
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