CN101231949A - 提高两个不同层之间粘附强度的半导体结构和方法 - Google Patents

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Abstract

一种在低k电介质层与包含电介质的衬底之间具有提高粘附强度的机械坚固的半导体结构。特别地，本发明提供一种结构，其包括包含电介质的衬底，该衬底具有包括与衬底化学和物理不同的处理后表面层的上部区域；以及位于衬底的处理后表面层上的低k电介质材料。处理后表面层与低k电介质材料形成界面，该界面具有大于界面任意一侧上较弱材料的粘结强度的60％的粘附强度。通过在衬底低k电介质材料形成之前，使用光化辐射、等离子和电子束辐射的至少一种来处理衬底的表面来形成处理后表面。

Description

提高两个不同层之间粘附强度的半导体结构和方法
技术领域
[0001]本发明一般地涉及包括低介电常数(也就是低k)电介质的半导体电子器件结构，其中低k电介质具有到包含电介质的衬底的提高粘附强度。提高的粘附强度通过在低k电介质沉积之前使用光化辐射、等离子和电子束辐射的至少一种处理包含电介质的衬底的表面而实现。此外，本发明涉及一种提高包括包含Si或C的电介质的不同导电或电介质层之间的粘附强度的方法。
背景技术
[0002]近年来在超大规模半导体集成(ULSI)电路中使用的电子器件的尺寸连续缩小已经导致增加后段制程(BEOL)金属化的电阻，而没有相伴地减小互连电容。经常，互连甚至缩放到更高的纵横比(高宽比典型地大于3∶1)以缓和电阻增加，导致增加的电容。该组合作用增加ULSI电子器件中的信号延迟。
[0003]为了提高未来ULSI电路的开关性能，正在引入低介电常数(k)绝缘体，特别是介电常数显著低于氧化硅的那些以减小电容。氧化硅典型地具有大约4.0的介电常数。应当注意，除非另外指定，否则这里提及的介电常数相对于真空。
[0004]已经为ULSI器件中的应用而考虑的低k材料包括包含Si、C、O、H的聚合物，例如甲基硅氧烷、甲基倍半硅氧烷以及其他有机和无机聚合物，它们典型地由旋涂技术制备。作为选择，电介质材料例如SiCH、SiOCH、掺杂碳的氧化物(CDO)、碳氧化硅或者有机硅玻璃(OSG)由等离子增强化学汽相沉积(PECVD)技术沉积。
[0005]集成电路(IC)的互连结构中低k电介质的加入经常需要使用其他电介质材料作为扩散势垒盖层，或者刻蚀停止层和硬掩模层。这些复杂结构中不同层之间的粘附经常太低，导致器件制造期间和/或响应由典型芯片封装材料强加的热机械应力的分层，和/或热机械应力期间的可靠性故障。
[0006]互连结构中的弱界面可以引起制造期间的分层以及热机械应力测试期间的可靠性故障。这些界面包括导电金属与电介质盖层，电介质盖层与低k层间电介质(ILD)层，以及ILD层与硬掩模层的那些。
[0007]因此，提供一种包括包含许多电介质和导电层，并且不同层之间具有良好粘附强度的绝缘结构的半导体器件，以及一种制造这种半导体器件的方法将是非常期望的。
[0008]美国专利申请公开2005/0239295 A1号公开一种使用酸性溶液处理电介质衬底以提高随后沉积的聚合物层的吸湿度和粘附的方法。具体地，涂覆硫酸或磷酸的水溶液以预处理硫化电介质衬底。然后第二旋涂的预聚物沉积在湿法处理的电介质衬底上并且随后硫化。
[0009]尽管提高的吸湿度和粘附，在前述印刷出版物中公开的现有技术湿法处理工艺局限于旋涂电介质层，这并不是当前技术水平半导体制造的主流。代替地，当前技术水平半导体制造对于电介质薄膜的沉积使用流行的PECVD方法。
[0010]美国专利申请公开2005/0059258 A1号公开一种沉积薄电介质粘附过渡层以便提高PECVD沉积的电介质层之间的界面强度的方法。虽然致密(dense)SiCOH电介质与扩散势垒电介质盖层，例如SiN、SiC(H)或SiCN(H)之间的界面强度增强，但是该现有技术需要另外的电介质薄膜的分级层。而且，前述技术仅解决首先沉积在衬底上的近界面层的弱粘结强度，而不解决如多孔低k材料上遇到的弱粘附强度。
[0011]美国专利申请公开2005/0233555 A1号公开一种在导电金属材料与电介质层之间沉积粘附层以便提高电介质层与导电金属层之间的粘附的方法。粘附层沉积在具有导电金属材料和低k电介质材料的衬底上。该粘附层用来增强导电金属层与沉积在粘附层上的电介质层之间的粘附。该现有方法局限于导电铜表面的表面处理。
[0012]美国专利申请公开2005/0158999 A1号公开一种提高电介质层与导电金属层之间的粘附的类似方法。该现有技术方法包括使用氨(NH3)或氮(N2)等离子处理导电Cu表面以形成氮化铜，继之以第二等离子暴露。再次，该现有技术方法局限于导电铜表面的表面处理，以便提高铜与沉积在导电铜层上的电介质层之间的粘附。
[0013]美国专利申请公开2005/00067702 A1号公开一种使用等离子处理低k有机硅玻璃(SOG)以便提高低k SOG层与硬掩模层之间的粘附的方法。该现有技术方法包括使用H2或He等离子处理低k SOG层以激活低k表面，继之以硬掩模层在低k OSG电介质层上的沉积。该现有技术方法局限于低k SOG层间电介质(ILD)层的表面处理。
[0014]如美国专利6,251,770号中描述的，基本上不含碳的第一未掺杂或掺杂氟的初始氧化硅层可以沉积在包含碳的OSG层下面以增加反应离子刻蚀选择性。OSG层也可以包括从不含碳开始且增加到稳态碳级的初始分级区，以提高到未掺杂氧化硅层的粘附。但是，粘附提高将仅需要超薄层，这对于更改刻蚀选择性将是不够的。而且，为了基本上没有碳，将需要使用不同化学前体的单独沉积步骤。
[0015]美国专利6,570,256号公开可以在包含碳的OSG层的初始区域中使用分级碳层以提高到底层衬底的粘附。但是，该方法可能不一定提供界面附近的OSG薄膜的必需性质，特别是粘附和粘结强度。如果类氧化物层在OSG薄膜内是期望的，没有提供实现它的方法。
[0016]因此，提供一种半导体器件结构以及一种制造绝缘结构的方法将更加非常期望，其包括许多电介质和导电层，且互连结构中的ILD层与盖层之间具有提高的粘附强度。实现这些提高的粘附强度而不引入另外的化学前体也将是非常期望的。实现上面所说而不像形成旋涂粘附层的情况那样使用另外的设备也将是非常期望的。实现上面所说而不沉积单独的电介质粘附层以及使用与盖层处理工具相同的工具提供提高的粘附也将是非常期望的。
发明内容
[0017]考虑到上面所说，本发明提供一种在低k电介质层与包含电介质的衬底之间具有提高粘附强度的机械坚固的绝缘结构。遍及该申请使用的术语“提高的粘附强度”表示大于界面任意一侧上两种材料的较弱者的粘结强度的60％的粘附强度(如由四点弯曲测试测量)。术语“低k”表示介电常数小于4.0的电介质材料，尤其是介电常数小于3.7的电介质材料。
[0018]在本发明中使用的包含电介质的衬底典型地，但不一定总是，位于互连结构的级间或级内电介质(ILD)顶上的电介质盖层。电介质盖层可以包括有机电介质盖层或无机电介质盖层。这些材料将在下文更详细地描述。可以在本发明中使用的另一种类型的包含电介质的衬底是互连结构的ILD层。
[0019]在本发明的一种实施方案中，提供一种机械坚固的绝缘结构，其中低k电介质(致密、多孔或它们的组合)层与包含电介质的衬底之间的粘附强度通过在低k电介质涂覆之前使用光化辐射处理衬底表面而增强。
[0020]光化辐射包括波长在从大约10至大约1000nm范围内的UV光。因此，使用光化辐射的处理可以包括中UV、深UV和远UV。也可以使用X射线照射。
[0021]在本发明的另一种实施方案中，提供一种机械坚固的绝缘结构，其中低k电介质(致密、多孔或其组合)层与包含电介质的衬底之间的粘附强度通过在低k电介质涂覆之前使用等离子处理包含电介质的衬底的表面而增强。
[0022]可以在反应器例如PECVD反应器、高密度等离子反应器、溅射室或离子束室中执行的等离子处理工艺包括将来自选自惰性气体、H2、O2、NH3、SiH4及其混合物的等离子提供到包含电介质的衬底的表面上。
[0023]在本发明的再一种实施方案中，提供一种机械坚固的绝缘结构，其中低k电介质(致密、多孔或其组合)层与衬底之间的粘附强度通过在低k电介质涂覆之前使用电子束辐射处理衬底表面而增强。
[0024]在本发明的又一种实施方案中，提供一种机械坚固的互连结构，其中低k电介质(致密、多孔或其组合)层与衬底之间的粘附强度通过在低k电介质涂覆之前使用光化辐射、等离子和/或电子束辐射的组合处理包含电介质的衬底的表面而增强。
[0025]再次应当注意，本发明中使用的衬底典型地是包括无机电介质盖层以及有机电介质盖层的包含电介质的盖层。说明性地，电介质盖层包括氧化硅、氮化硅、氮氧化硅、SiC、Si4NH3、SiCH、掺杂碳的氧化物、掺杂氮和氢的碳化硅SiC(N，H)及其多层中的至少一种。在这些类型的电介质盖层中，包含至少Si、C和H的原子且N和氧可选的那些是高度优选的。
[0026]对于光化辐射和电子束辐射处理，衬底可以是金属层。说明性地，金属层包括金属导体例如Cu和/或Al以及扩散势垒例如Ta、TaN、Ti、TiN、Ru、RuN、W和/或WN的至少一种。
[0027]在另一种实施方案中，提供包括作为后段制程(“BEOL”)布线结构中级内或级间电介质的绝缘和导电材料层的电子器件结构，其中不同电介质之间的粘附通过在低k电介质涂覆之前使用光化辐射、等离子、电子束辐射或它们的组合处理包含电介质的衬底的表面而增强。BEOL布线结构在这里也可以称作互连结构。
[0028]除了上面的实施方案之外，也提供一种电子器件结构，其中多孔电介质(SiCOH、OSG、掺杂碳的OSG)层与电介质盖层之间的粘附强度至少为2.0J/m2，优选地等于多孔电介质薄膜自身的粘结强度(典型地对于k＝2.2的材料，大约3.2J/m2)，如由校准使得由硅烷法沉积的SiO2的粘结强度测量为10J/m2的四点弯曲测试测量的。
[0029]根据本发明的原理，提供一种制造包括低k电介质层的机械坚固的BEOL互连结构的方法，其中低k电介质层具有到互连结构的其他层，包括例如SiN、SiC、SiCN、SiCH、SiCNH、SiO2、TEOS、PSG或BPSG层的增强粘附强度。
[0030]在本发明的一个方面，提供一种制造在不同层之间具有强粘附强度的多层绝缘结构的方法，包括步骤：使用光化辐射处理衬底的表面；以及在被照射的包含电介质的衬底表面上形成低k电介质层。
[0031]在本发明的另一方面，提供一种制造在不同层之间具有强粘附强度的多层绝缘结构的方法，包括步骤：使用电子束辐射处理衬底的表面；以及然后在电子束处理后的表面上形成低k电介质层。
[0032]在本发明的再一方面，提供一种制造在不同层之间具有强粘附强度的多层绝缘结构的方法，包括步骤：使用等离子处理包含电介质的衬底的表面；以及然后在等离子处理后的表面上形成低k电介质层。
[0033]在本发明的另一方面，执行上述处理步骤的组合。
[0034]应当注意，在上述实施方案的任何一个中，可以在与形成包含电介质的衬底时使用的相同或不同，优选地相同的反应器或工具中执行处理步骤。
[0035]在本发明的再一方面，提供一种制造在不同层之间具有强粘附强度的多层绝缘结构的方法，包括步骤：将具有包括形成图案的金属区和形成图案的电介质区的至少一个表面的多层结构引入到PECVD反应器中；引入用于沉积电介质盖层的前体；在用于电介质盖层沉积的相同室中使用光化辐射、等离子和电子束辐射的至少一种处理电介质盖层的表面；以及在所述处理后的电介质盖层上沉积低k电介质层。
[0036]应当注意，在上述本发明的实施方案和方面的每个中，术语“室温”表示大约20℃至大约40℃的温度。
[0037]在另一种实施方案中，电介质盖层的表面处理选自等离子暴露、光化辐射和电子束辐射，它们同时地或是以系列方式。
[0038]粘附强度增强方法可以在CMOS(互补金属氧化物半导体)或DRAM(动态随机存取存储器)、闪速存储器和其他电子器件的后段制程(BEOL)结构中使用，以提高低k电介质层与硬掩模，或盖层之间的粘附。
[0039]有利地，在后段制程(“BEOL”)布线工艺中实现上述用于提高电子器件结构的不同层之间粘附的方法。
附图说明
[0040]图1是描绘本发明一种实施方案的图示(通过横截面视图)，其中根据本发明对两个电介质互连级之间的电介质盖层进行表面处理。
[0041]图2是描绘本发明另一种实施方案的图示(通过横截面视图)，其中根据本发明对电介质盖层和上部级间电介质(ILD)材料都进行表面处理。
[0042]图3-6是描绘在本发明中制造图1中所示结构时使用的基本处理步骤的图示(通过横截面视图)。
具体实施方式
[0043]现在将通过参考下面的讨论和伴随本申请的附图更详细地描述本发明，其提供用于制造机械坚固的电子结构的方法以及由其制造的电子结构。应当注意，本申请的附图为了说明目的而提供，同样地，附图不必按照比例绘制。
[0044]在下面的描述中，陈述许多具体细节，例如特定的结构、组件、材料、尺寸、处理步骤和技术，以便提供本发明的充分理解。但是，本领域技术人员应当理解，本发明可以不使用这些具体细节而实践。在其他实例中，没有详细描述众所周知的结构或处理步骤以避免混淆本发明。
[0045]应当理解，当作为层、区域或衬底的一个元件称作位于另一个元件“上”或“上面”时，它可以直接位于另一个元件上或者插入元件也可能存在。相反地，当一个元件称作“直接”位于另一个元件“上”或“上面”时，不存在插入元件。同样应当理解，当一个元件称作位于另一个元件“下”或“下面”时，它可以直接位于另一个元件下或下面，或者插入元件可能存在。相反地，当一个元件称作“直接”位于另一个元件“下”或“下面”时，不存在插入元件。
[0046]如上所述，本发明提供一种在低k电介质(致密、多孔或其组合)层与包含电介质的衬底之间具有提高粘附强度的机械坚固的绝缘结构。遍及该申请使用的术语“提高的粘附强度”表示大于界面任意一侧上两种材料的较弱者的粘结强度的60％的粘附强度(如由四点弯曲测试测量)。术语“低k”表示介电常数小于4.0的电介质材料，尤其是介电常数小于3.7的电介质材料。
[0047]在本发明中使用的衬底典型地，但不一定总是，位于互连结构的ILD层顶上的电介质盖层。电介质盖层可以包括有机电介质盖层或无机电介质盖层。这些材料将在下文更详细地描述。可以在本发明中使用的另一种类型的包含电介质的衬底是用作互连结构的级间或级内电介质的电介质材料。对于光化辐射和电子束辐射处理，衬底可以是金属层。说明性地，金属层包括金属导体例如Cu和/或Al以及扩散势垒例如Ta、TaN、Ti、TiN、Ru、RuN、W和/或WN的至少一种。
[0048]虽然下面的描述关于形成包括电介质盖层与ILD材料的提高粘附强度的互连结构，但本发明并不局限于形成这种电子结构。代替地，本发明可以在提高包括它们的任何其他类型电子结构中衬底与低k电介质之间粘附强度时使用。因此，下面代表本发明的优选实施方案。
[0049]现在参考图1，其说明本发明的一种可能结构。具体地，图1显示包括由电介质盖层20A部分隔离的下部互连级12A和上部互连级12B的多层互连10，其中电介质盖层20A包括已经利用本发明的工艺形成的处理后的表面层22。可能存在或可能不存在于互连结构的另一个元件顶上的下部互连级12A包括具有嵌入于其中的至少一个导电特征(feature)的第一电介质材料14A。导电特征包括由扩散势垒16A与第一电介质材料14A隔离的导电材料18A。
[0050]上部互连级12B包括具有嵌入于其中、包括导电材料18B的至少一个导电特征的第二电介质材料14B。导电材料18B由扩散势垒16B与第二电介质材料相隔。图1中应当注意，第二电介质材料包括单镶嵌结构100和双镶嵌结构102。虽然图1说明这种类型的导电特征，但是当单独使用单镶嵌结构或双镶嵌结构时，本发明也适用。在第二电介质层14B顶上，显示有还没有但是可能经历本发明的处理工艺的电介质盖层20B。
[0051]图2显示本发明的另一种电子结构。具体地，互连结构104基本上包括与图1中所示相同的元件，除了根据本发明处理第二电介质材料14B的表面以便在第二电介质材料14B的上部区域中形成处理后的表面层15之外。
[0052]应当注意，本发明的处理后表面具有比未处理表面粗糙的表面，但没有点蚀(pitting)，这有助于增加处理后表面到结构内的另一个表面层的粘附。而且，本发明的处理后表面与未处理表面化学不同，这也有助于形成与结构内的另一层的坚固化学键。据申请者所知，处理后表面的组合物理和化学上差异迄今为止没有在现有技术中提及。因此，本发明提供一种可以用来显著提高电子结构内各个层的粘附的方法。
[0053]现在参考图3-6，其说明在本发明中使用以制造图1中所示结构的基本处理步骤。应当注意，这些相同的处理步骤也可以在形成图2中所示结构时使用，除了第二电介质材料14B将经历本发明的表面处理步骤之外。
[0054]图3显示包括具有位于其表面上的电介质盖层20A的下部互连级12A的初始互连结构。下部互连级12A包括具有嵌入于其中、包括导电材料18A的至少一个导电特征的第一电介质材料14A。扩散势垒16A将导电材料18A与第一电介质材料14A隔离。
[0055]图3中所示的初始互连结构利用本领域中众所周知的标准互连处理制造。例如，通过将第一电介质材料14A涂覆到电子结构的另一个元件(没有显示)形成下部互连级12A。没有显示的该另一个元件可以包括半导体材料、绝缘材料、导电材料或它们的任何组合。当另一个元件包括半导体材料时，可以使用任何半导体例如Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP以及其他III/V或II/VI化合物半导体。除了列出的这些类型的半导体材料之外，本发明也考虑半导体元件是分层半导体例如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)的情况。
[0056]当电子结构的另一个元件是绝缘材料时，绝缘材料可以是有机绝缘体、无机绝缘体或者包括多层的其组合。当电子结构的另一个元件是导电材料时，另一个元件可以包括例如多晶硅、金属元素、金属元素的合金、金属硅化物、金属氮化物或者包括多层的其组合。当另一个元件包括半导体材料时，一个或多个半导体器件例如互补金属氧化物半导体(CMOS)器件可以制造在其上。
[0057]下部互连级12A的第一电介质材料14A可以包括任何级间或级内电介质，包括无机电介质或有机电介质。第一电介质材料14A可以是多孔、非多孔或它们的组合。可以用作第一电介质材料14A的适当电介质的一些实例包括，但不局限于：氧化硅、氮化硅，氮氧化硅，倍半硅氧烷，包含Si、C、O和H原子的掺杂C的氧化物(即有机硅)，热固聚芳醚，SiC，SiCH，SiCN，SiCHN，四乙基正硅酸盐(“TEOS”)，磷硅酸盐玻璃(“PSG”)，硼磷硅酸盐玻璃(“BPSG”)或它们的多层。术语“聚亚芳基”在本申请中使用以表示由键、稠环或惰性联结基连接在一起的芳基部分或惰性取代的芳基部分，例如氧、硫、砜、亚砜、羰基等。
[0058]第一电介质材料14A典型地具有大约4.0或更小的介电常数，大约2.8或更小的介电常数甚至更典型。这里提及的所有介电常数都是相对于真空的介电常数。与具有高于4.0的介电常数的电介质材料相比较，这些电介质通常具有较低的寄生串扰。第一电介质材料14A的厚度可能依赖于下部互连级12A中使用的电介质材料以及电介质的精确数目而变化。典型地，并且对于普通互连结构，第一电介质材料14A具有大约100至大约450nm的厚度。
[0059]第一电介质材料14A利用常规沉积工艺例如化学汽相沉积(CVD)、PECVD、蒸发或旋涂而形成。本领域技术人员众所周知的硫化工艺也可以在一些实施方案中在形成第一电介质材料时使用。典型地，第一电介质材料由PECVD或旋涂形成。
[0060]下部互连级12A也具有嵌入于第一电介质材料14A中(即位于其内)的至少一个导电特征。导电特征包括由扩散势垒16A与第一电介质材料14A隔离的导电材料18A。导电特征由光刻法(也就是将光致抗蚀剂涂覆到第一电介质材料14A的表面，将光致抗蚀剂暴露于期望图案的辐射，以及利用常规抗蚀剂显影剂显影暴露的抗蚀剂)，在第一电介质材料14A中刻蚀(干法刻蚀或湿法刻蚀)开口，以及使用扩散势垒16A然后使用形成导电特征的导电材料18A填充被刻蚀的区域而形成。
[0061]可以包括Ta、TaN、Ti、TiN、Ru、RuN、W、WN或者可以用作势垒以防止导电材料扩散通过那里的任何其他材料的扩散势垒16A由沉积工艺例如原子层沉积(ALD)、化学汽相沉积(CVD)、等离子增强化学汽相沉积(PECVD)、溅射、化学溶液沉积或电镀形成。
[0062]在扩散势垒16A形成之后，第一电介质材料14A中开口的剩余区域使用形成导电特征的导电材料18A填充。在形成导电特征时使用的导电材料18A包括例如多晶硅、导电金属、包括至少一种导电金属的合金、导电金属硅化物或它们的组合。优选地，在形成导电特征时使用的导电材料18A是导电金属例如Cu、W或Al，并且Cu或Cu合金(例如AlCu)在本发明中高度优选。
[0063]导电材料18A利用常规沉积工艺填充到第一电介质材料14A中的剩余开口中，包括但不局限于：CVD、PECVD、溅射、化学溶液沉积或电镀。在沉积之后，可以使用常规平面化工艺例如化学机械抛光(CMP)以提供势垒层16A和导电材料18A每个具有与第一电介质材料14A的顶面基本上共面的顶面的结构。
[0064]在形成至少一个导电特征之后，电介质盖层20A利用常规沉积工艺例如CVD、PECVD、化学溶液沉积或蒸发在下部互连级12A的表面上形成。电介质盖层20A包括其化学组成与第一电介质材料14A不同的任何适当电介质盖层材料。说明性地，电介质盖层20A包括氧化硅、氮化硅、氮氧化硅、SiC、Si4NH3、SiCH、掺杂碳的氧化物、掺杂氮和氢的碳化硅SiC(N，H)或它们的多层。电介质盖层20A的厚度可能依赖于用来形成它的技术以及层的材料构成而变化。典型地，电介质盖层20A具有大约15至大约55nm的厚度，并且大约25至大约45nm的厚度更典型。
[0065]图4显示在已经根据本发明对电介质盖层20A进行表面处理之后图3的结构，其在原始沉积的电介质盖层20A的上部区域中形成处理后的表面层22。
[0066]如上所述，处理后的表面层22具有比未处理表面粗糙的表面，但没有点蚀，这有助于增加该层到结构内的另一层的粘附。而且，本发明的处理后的表面层22与未处理表面化学不同，这也有助于形成与结构内的另一层的化学键。处理后的表面层22在先前沉积的电介质盖层20A的上部区域中形成。应当注意，形成的处理后表面层22的厚度，即深度取决于在本发明的表面处理步骤中使用的条件。
[0067]处理后的表面层22通过使用等离子、光化辐射和电子束辐射的至少一种接触先前沉积的电介质盖层20A的表面而形成。
[0068]当在本发明中使用光化辐射时，优选地，但不一定总是，在与沉积电介质盖层20A时使用的相同工具中执行光化处理。光化辐射包括，但不局限于波长在大约10nm至大约1000nm范围内的UV光，以及X射线辐射。下面的条件也可以用于本发明的该方面：大约10秒至大约30分钟的辐射时间，室温至大约500℃的温度，以及包括真空或者气体例如惰性气体、N2、H2、O2、NH3、碳氢化合物、SiH4等的环境。
[0069]当使用电子束处理时，典型地使用下面的条件：大约0.1至大约10,000eV的电子束能量，大约10秒至大约30分钟的辐射时间，以及室温至大约500℃的温度。该处理步骤可以在或可以不在与形成电介质盖层20A时使用的相同工具中执行。
[0070]当使用等离子处理时，在处理步骤中使用的等离子可以是惰性(Ar、He)、N2、H2、O2、NH3、碳氢化合物或SiH4。可以使用大约2秒至大约10分钟的等离子处理时间以及室温至大约400℃的等离子处理温度。该处理步骤可以在或可以不在与形成电介质盖层20A时使用的相同工具中执行。
[0071]接下来，通过将第二电介质材料14B涂覆到电介质盖层20A的上部暴露处理后的表面层22而形成上部互连级12B。第二电介质材料14B可以包括与下部互连级12A的第一电介质材料14A相同或不同，优选地相同的低k电介质材料。应当注意，第二电介质典型地具有相对于电介质盖层20A的不同化学组成。第一电介质材料14A的处理技术和厚度范围这里也适用于第二电介质材料14B。接下来，至少一个开口利用光刻法，如上所述，以及刻蚀形成到第二电介质材料14B中。刻蚀可以包括干法刻蚀工艺、湿法化学刻蚀工艺或它们的组合。术语“干法刻蚀”在这里使用以表示刻蚀技术例如反应离子刻蚀、离子束刻蚀、等离子刻蚀或激光消融。
[0072]在图5中，显示两个开口：参考数字26表示单镶嵌结构的线形开口，并且参考数字28A和28B表示分别对于双镶嵌结构的通孔开口和线形开口。再次强调，本发明考虑仅包括开口26或者开口28A和28B的结构。
[0073]在实例中，当形成通孔开口28A和线形开口28B时，使用刻蚀步骤去除包括处理后表面层22的电介质盖层20A的部分，其位于嵌入于第一电介质材料14A中的导电材料18A顶上。本发明的该步骤例如在图6中显示。
[0074]图6也显示在第二电介质材料14B中提供的每个开口中形成扩散势垒16B和导电材料18B之后的结构。包括与扩散势垒16A相同或不同材料的扩散势垒16B利用在第一电介质材料14A中形成扩散势垒16A时的上述技术中的一种形成。导电材料18B可以包括与上面对于导电材料18A限定的相同或不同的材料，并且上面在第一导电材料14A中形成导电材料18A时使用的技术中的一种也可以在这里使用。使用导电材料18B填充每个开口，可以使用常规平面化工艺例如化学机械抛光(CMP)和/或研磨。
[0075]虽然没有在这些附图中显示，第二电介质材料14B的顶面可以经历上述表面处理技术的一种，以便在第二电介质材料14B中形成具有提高粘附性质的处理后表面层。这种结构在图2中显示。
[0076]不管第二电介质材料14B是否经历这种处理，电介质盖层20B在例如图6中的结构上形成。电介质盖层20B包括与电介质盖层20A相同或不同的材料。进一步应当注意，图6中显示的结构代表闭合通孔的底部结构。
[0077]在本发明的另一种实施方案中，可以提供开放通孔的底部结构。在开放通孔的底部结构中，导电材料18B与第一电介质材料14A中存在的至少一个导电特征的表面直接接触。开放通孔的底部结构通过利用离子轰击或另一种类似的定向刻蚀工艺从通孔28A的底部去除扩散势垒16B而形成。本发明也考虑锚定通孔的底部结构。锚定通孔的底部结构通过首先利用选择性刻蚀工艺将凹槽刻蚀到第一电介质材料14A中的导电特征中而形成。在扩散势垒16B形成之后，典型地由定向刻蚀工艺从通孔和凹槽的底部去除扩散势垒16B。然后如上所述形成导电材料18B。
[0078]应当注意，本发明的处理后表面层具有比未处理材料大的脱粘强度。例如，多孔SiCOH电介质(作为盖层或ILD)的脱粘强度可以从2.6J/m2提高到大约3.2至大约3.4J/m2范围内的值。因此也应当注意，表面处理步骤典型地，但不一定总是，在与沉积电介质材料时使用的相同工具中执行。因此，在这种环境下，结构不暴露于空气。本发明的结构和方法消除使用单独粘附层的需求，其如果存在的话，可能通过增加结构的总体介电常数而影响器件性能。
[0079]提供下面的实例以说明本发明的一些方面，以及证明可以利用上面描述的处理步骤实现的提高粘附强度。
实例1(常规；没有本发明)
[0080]在该控制实例中，包含具有金属结构嵌入其中的第一电介质的顶层的电子结构的晶片插入等离子增强化学汽相沉积(“PECVD”)反应器中。然后将晶片加热到室温至350℃之间的温度。在一个实例中，Ar以30sccm的速率流入8”反应器中以实现100mTorr的压力。连接到衬底固定器的高频RF电源然后导通到大约60.0W长达0.5-2分钟。在另一个实例中，产生的RF功率在-250VDC偏压的偏压控制下操作。不中断等离子，用于下一个电介质薄膜即SiCNH盖层的沉积的前体混合物然后流入反应器中，保持功率和压力不变，直到流动稳定长达另外的5-15秒。然后切断Ar流，并且对于电介质的沉积调节等离子条件。
[0081]在SiCNH电介质盖层沉积之后，介电常数大约为2.3的多孔SiCOH电介质通过旋涂而涂覆在电介质盖层上。晶片在400℃下在N2下UV硫化(cure)长达5分钟。这在多孔SiCOH与SiCNH盖层之间实现2.5±0.15J/m2的4点弯曲粘附强度。
实例2(NH3等离子)
[0082]在该发明实例中，包含具有金属结构嵌入其中的第一电介质的顶层的电子结构的晶片插入等离子增强化学汽相沉积(“PECVD”)反应器中。然后将晶片加热到室温至350℃之间的温度。在一个实例中，Ar以30sccm的速率流入8”反应器中以实现100mTorr的压力。连接到衬底固定器的高频RF电源然后导通到大约60.0W长达0.5-2分钟。在另一个实例中，产生的RF功率在-250VDC偏压的偏压控制下操作。不中断等离子，用于下一个电介质薄膜(即SiCNH电介质盖层)的沉积的前体混合物然后流入反应器中，保持功率和压力不变，直到流动稳定长达另外的5-15秒。然后切断Ar流，并且对于电介质的沉积调节等离子条件。
[0083]切断前体流。此后，使用NH3等离子处理电介质盖层长达10秒钟。在表面处理之后，多孔SiCOH电介质(k大约为3.2)通过旋涂而涂覆在表面处理后的盖层上。晶片在400℃下在N2下UV硫化长达5分钟。这在多孔SiCOH与SiCNH盖层之间实现3.45±0.15J/m2的4点弯曲粘附强度。
实例3(He等离子)
[0084]在该发明实例中，包含具有金属结构嵌入其中的第一电介质的顶层的电子结构的晶片插入等离子增强化学汽相沉积(“PECVD”)反应器中。然后将晶片加热到室温至350℃之间的温度。在一个实例中，Ar以30sccm的速率流入8”反应器中以实现100mTorr的压力。连接到衬底固定器的高频RF电源然后导通到大约60.0W长达0.5-2分钟。在另一个实例中，产生的RF功率在-250VDC偏压的偏压控制下操作。不中断等离子，用于下一个电介质薄膜(即SiCNH电介质盖层)的沉积的前体混合物然后流入反应器中，保持功率和压力不变，直到流动稳定长达另外的5-15秒。然后切断Ar流，并且对于电介质的沉积调节等离子条件。切断前体流。
[0085]使用He等离子处理SiCNH电介质盖层长达10秒钟。在表面处理之后，多孔SiCOH电介质(k大约为3.2)通过旋涂而涂覆在表面处理后的盖层上。晶片在400℃下在N2下UV硫化长达5分钟。这在多孔SiCOH与SiCNH盖层衬底层之间实现3.2±0.1J/m2的4点弯曲粘附强度。
[0086]在这些实例中，AFM、Augur和接触角测量数据证实具有增加的亲水性、表面粗糙度和/或O富集的电介质盖层的表面的修改。相反，具有较差界面强度的控制样品显示憎水性表面，并且具有O缺乏表面。
[0087]虽然已经在这里详细描述并且在附随附图中说明了本发明的几种实施方案及其修改，但是可能进行各种另外的修改而不背离本发明的范围将是显然的。上面说明书中没有什么打算比附加权利要求更狭窄地限制本发明。给出的实例仅打算是说明性的而不是排他的。

Claims (20)

1.一种提高两个不同层之间粘附强度的方法，包括：
使用光化辐射、等离子和电子束辐射的至少一种来处理包含电介质的衬底的表面，以便在衬底中形成与所述衬底物理和化学上不同的处理后表面层；
在所述处理后表面层上形成介电常数小于4.0的低k电介质层。
2.根据权利要求1的方法，其中所述处理包括光化辐射，所述光化辐射包括波长在大约10至大约1000nm范围内的UV光，或X射线辐射。
3.根据权利要求1的方法，其中所述处理包括等离子，所述等离子包括选自由惰性气体、H2、O2、NH3、SiH4及它们的混合物构成的组中的表面预处理气体。
4.根据权利要求1的方法，其中所述处理包括电子束辐射，所述电子束辐射在大约0.1至大约10,000eV的电子束能量，大约10秒至大约30分钟的辐射时间以及室温至大约500℃的温度下执行。
5.根据权利要求1的方法，其中所述包含电介质的衬底包括与所述低k电介质具有不同组成的电介质盖层。
6.根据权利要求5的方法，其中所述电介质盖层选自由氧化硅、氮化硅、氮氧化硅、SiC、Si4NH3、SiCH、掺杂碳的氧化物、掺杂氮和氢的碳化硅SiC(N，H)及它们的多层构成的组中。
7.根据权利要求1的方法，其中所述低k电介质选自由倍半硅氧烷，包含Si、C、O和H原子的掺杂C的氧化物(即有机硅)，热固聚芳醚，SiC，SiCH，SiCN，SiCHN及它们的多层构成的组中。
8.根据权利要求1的方法，其中所述衬底由PECVD或旋涂形成。
9.根据权利要求1的方法，其中所述形成低k电介质包括沉积步骤，其后是可选的硫化步骤。
10.一种形成互连结构的方法，包括：
提供具有嵌入于电介质材料中的至少一个导电特征的互连级；
在所述互连级的顶面上形成电介质盖层；以及
使用光化辐射、等离子和电子束辐射的至少一种来处理电介质盖层，以便在电介质盖层中形成与所述电介质盖层物理和化学上不同的处理后表面层。
11.根据权利要求10的方法，其中所述处理包括光化辐射，所述光化辐射包括波长在大约10至大约1000nm范围内的UV光，或X射线辐射。
12.根据权利要求10的方法，其中所述处理包括等离子，所述等离子包括选自由惰性气体、H2、O2、NH3、SiH4及它们的混合物构成的组中的表面预处理气体。
13.根据权利要求10的方法，其中所述处理包括电子束辐射，所述电子束辐射在大约0.1至大约10,000eV的电子束能量，大约10秒至大约30分钟的辐射时间以及室温至大约500℃的温度下执行。
14.一种半导体结构，包括：
包含电介质的衬底，具有包括与所述衬底化学和物理不同的处理后表面层的上部区域；以及
位于所述衬底的所述处理后表面层上、介电常数小于4.0的低k电介质，其中所述处理后表面层与所述低k电介质形成界面，该界面具有大于所述界面任意一侧上较弱材料的粘结强度的60％的粘附强度。
15.根据权利要求14的半导体结构，其中所述包含电介质的衬底是在包括嵌入其中的至少一个导电特征的电介质材料顶上形成的电介质盖层材料。
16.根据权利要求15的半导体结构，其中所述电介质盖层选自由氧化硅、氮化硅、氮氧化硅、SiC、Si4NH3、SiCH、掺杂碳的氧化物、掺杂氮和氢的碳化硅SiC(N，H)及它们的多层构成的组中。
17.根据权利要求15的半导体结构，其中所述电介质材料是选自由倍半硅氧烷，包含Si、C、O和H原子的掺杂C的氧化物，热固聚芳醚，SiC，SiCH，SiCN，SiCHN或它们的多层构成的组中的低k电介质。
18.根据权利要求14的半导体结构，其中所述低k电介质选自由倍半硅氧烷，包含Si、C、O和H原子的掺杂C的氧化物，热固聚芳醚，SiC，SiCH，SiCN，SiCHN或它们的多层构成的组中。
19.根据权利要求14的半导体结构，其中所述低k电介质中的顶面区域是与所述低k电介质化学和物理不同的处理后表面层。
20.根据权利要求14的半导体结构，还包括位于所述低k电介质顶上的电介质盖层。
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WD01 Invention patent application deemed withdrawn after publication

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