CN101202234A - 芯片重布工具结构及其方法 - Google Patents
芯片重布工具结构及其方法 Download PDFInfo
- Publication number
- CN101202234A CN101202234A CNA2007101966067A CN200710196606A CN101202234A CN 101202234 A CN101202234 A CN 101202234A CN A2007101966067 A CNA2007101966067 A CN A2007101966067A CN 200710196606 A CN200710196606 A CN 200710196606A CN 101202234 A CN101202234 A CN 101202234A
- Authority
- CN
- China
- Prior art keywords
- chip
- viscose
- separable
- rerouting
- patterning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/2901—Shape
- H01L2224/29012—Shape in top view
- H01L2224/29014—Shape in top view being circular or elliptic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01094—Plutonium [Pu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/0665—Epoxy resin
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Adhesives Or Adhesive Processes (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Dicing (AREA)
Abstract
本发明公开一种芯片重布的工具结构及芯片重布的方法。上述工具结构包含基底、可分离黏着膜形成于基底之上,以及可图案化黏胶配置于可分离黏着膜之上,用以固定基底上核心黏胶材料所覆盖的芯片。固定基底连接核心黏胶材料与芯片,以形成面板圆片。上述方法包含网印配置于可分离黏着膜的复数图案化黏胶,及连接核心黏胶材料所覆盖的复数芯片,然后将固定基底连接至核心黏胶材料与固定基底。上述方法还包含烘烤与分离配置于基底上的黏胶与复数芯片,以及清洁面板圆片(复数芯片)表面上残留的黏胶。
Description
技术领域
本发明是有关芯片重布(chip redistribution),特别是关于一种芯片重布的工具结构及芯片重布的方法,并且上述工具结构可简化工艺、降低成本及循环时间(cycle time)。
背景技术
在公知半导体装置封装工艺中,多数各式半导体装置,例如存贮器芯片或微处理器,是封装于半导体基底之上,例如硅圆片。在配置所需结构、电路及已封装于半导体基底上的每一半导体装置的其它组件后,通常会将基底单一化(singularized),以从另一基底分离为个别半导体装置。
芯片尺寸封装(chip-scale package,CSP)已广泛利用下述方法进行,将半导体圆片切割成为半导体芯片,然后将半导体芯片配置于基底的预定位置且连接至其上,以作为封装的基底,并且利用树脂一起密封后,再将密封树脂与基底分割为半导体芯片间部份的片段。在其它公知技术中,半导体圆片(未切割为半导体芯片的前)配置于基底的上且连接于其上,然后同时切割半导体圆片与基底,并且将切割与分离后的半导体芯片与封装基底利用树脂密封。
然而,在早期公知制造方法中,已存在一些困难与问题,因为上述方法必须包含将已切割与分离的半导体芯片顺序定位与配置于基底上的步骤。同样的,后期公知制造方法也出现一些困难与问题,因为上述方法必须包含将已切割与分离的半导体芯片利用树脂顺序密封的步骤。前述两种公知方法均需复杂工艺步骤以形成半导体芯片,但其结果皆会导致产率降低的缺点。
再者,目前而言,核心黏胶是直接填入芯片之间。复数芯片形成于暂时基底(较佳的材料为玻璃基底)上。核心黏胶(较佳的材料为硅橡胶基底)是利用模板网印方法(stencil printing method)而形成于暂时基底上。一般而言,前述填入核心黏胶的技术易导致网印方向的芯片表面上的黏胶溢流,以及非网印方向的芯片表面上的黏胶缺陷(recess)。填入的黏胶可覆盖芯片的连接垫。换言之,上述公知技术由于芯片表面上的黏胶并不均匀,因此填胶工艺会造成产率与可靠度的问题。先前所述方法的缺点为制造成本高与费时。
发明内容
本发明的目的在于提供一种芯片重布的工具结构,不仅可降低工艺成本,也可缩短制造时间,因此本发明可增进工具的使用寿命。
本发明的另一目的在于提供一种芯片重布的方法,可增进工艺循环时间与简化工艺,及减少制造成本。
为实现上述目的,本发明提供的芯片重布的工具结构,其包含:
一基底具有对位图案;
一可分离黏着膜形成于该基底之上;以及
复数图案化黏胶配置于该可分离黏着层,用以固定复数芯片;
其中该复数芯片利用附着至黏胶的主动表面重布且附着至该复数图案化黏胶,该复数芯片利用核心黏胶材料覆盖该邻近芯片与该芯片背面之间,一固定基底真空连接该核心黏胶材料与该复数芯片且烘烤,以形成一面板圆片。
所述的芯片重布的工具结构,其中该图案化黏胶利用网印方法以形成于该可分离黏着膜之上;该图案化黏胶的材料包含密封胶、水溶胶、可重复使用的紫外光溶胶或高温蜡。
所述的芯片重布的工具结构,其中该工具结构包含复数孔形成于该基底内;该基底的材料包含玻璃、硅、陶瓷、石英、金属、金属合金或印刷电路板。
所述的芯片重布的工具结构,其中该可分离黏着层膜包含一可分离层或一可分离胶带,该可分离层的材料包含环氧树脂或硅土料,该可分离胶带的材料包含丙烯酸聚合物、硅或聚酯(PET保护膜)。
所述的芯片重布的工具结构,其中该核心黏胶材料的材料包含弹性材料、硅橡胶、硅树脂、丙烯酸橡胶、弹性聚氨脂(elastic polyurethane,elasticPU)或多孔聚氨脂(porous polyurethane,porous PU)。
本发明提供的芯片重布的方法,其包含:
配置对位图案于一基底之上;
将一可分离黏着膜附着至该基底;
将图案化黏胶配置于该基底上的该可分离黏着膜;
贴附复数芯片于该图案化黏胶之上;
烘烤该复数芯片与该图案化黏胶;
将核心黏胶材料填入该复数芯片与该芯片背面之间;
将一固定基底真空连接至一面板圆片上的该核心黏胶材料与该复数芯片;
预烘烤具有该固定基底的该核心黏胶材料;
分离该图案化黏胶与黏附至该固定基底的该复数芯片;以及
清洁该面板圆片上的该复数芯片。
所述的芯片重布的方法,其中该可分离黏着膜包含一可分离层或一可分离胶带;当该可分离黏着膜为具有该图案化黏胶的该可分离层时,于该烘烤步骤中将该复数芯片于约130-170℃下烘烤30分;当该可分离黏着膜为具有图案黏胶的该可分离胶带时,于该烘烤步骤中将该复数芯片于约110-150℃下烘烤30分。
所述的芯片重布的方法,其中于该烘烤步骤后,将该核心黏胶材料、该复数芯片与该基底于80-120℃下烘烤90分。
所述的芯片重布的方法,其中该分离步骤包含一湿式分离法,该湿式分离法利用置放于一预定环境中进行,其中该预定环境包含去离子水溶液、黏胶溶解溶剂或其它各式可溶解该黏胶的溶剂。
所述的芯片重布的方法,其中该分离步骤包含一干式分离法,该干式分离方法还包含一撕除步骤与一去除可离离胶带步骤。
附图说明
图1为根据本发明的已填入核心黏胶(core paste)的面板圆片(panelwafer)示意图。
图2为根据本发明的具有对位图案与图案化黏胶的工具的俯视示意图。
图3a为根据本发明的具有孔配置于每一芯片上的工具结构的剖面示意图。
图3b为根据本发明的不具孔的工具结构的剖面示意图。
图4为根据本发明的结合圆片与具有孔的工具及于溶剂中其间的交互作用的示意图。
图5为根据本发明的湿式分离方法的示意图。
图6a为根据本发明的贴附可分离膜至工具基底的示意图。
图6b为根据本发明的具有可分离膜与图案化黏胶的工具的剖面示意图。
图6c为根据本发明的具有可分离膜与图案化黏胶的工具的俯视示意图。
图7为根据本发明的干式分离方法的撕除(tearing)步骤的示意图。
图8为根据本发明的干式分离方法的去除可分离胶带(de-taping)步骤的示意图。
图9为根据本发明的芯片重布方法的流程示意图。
附图中主要组件符号说明:
10面板圆片
12基底
14芯片
16核心黏胶材料
20工具
21对位图案
22基底
24可分离黏着膜
26图案化黏胶
28孔
32可分离层
42可分离胶带
44图案化黏胶
100、101、102、103、104步骤
105、106、107、108、109步骤
具体实施方法
由参考下列详细叙述,将可以更快地了解上述观点以及本发明的优点,并且由下面的描述以及附图,可以更容易了解本发明的精神。
本发明将详细地叙述一些实施例。然而,值得注意的是除了这些明确的叙述外,本发明可以实施在其它广泛范围的实施例中,并且本发明的范围不受限于上述实施例,其当视申请的权利要求范围而定。
本发明的一目的是在于提供一种芯片重布的工具结构,不仅可降低工艺成本,也可缩短制造时间,因此本发明可增进工具的使用寿命。
本发明的另一目的是在于提供一种芯片重布的方法,可增进工艺循环时间与简化工艺,及减少制造成本。
本发明公开一种工具结构,包含基底;可分离黏着膜形成于基底之上;以及复数图案化黏胶配置于可分离黏着层,用以固定基底上的核心黏胶材料所覆盖的芯片;因此本发明所述的结构可用于芯片重布。上述可分离黏着层膜包含可分离层或可分离胶带。
本发明公开一种芯片重布的方法,包含光罩配置对位图案于基底之上;将可分离黏着膜附着至基底;将图案化黏胶配置于基底上的可分离黏着膜;贴附复数芯片于图案化黏胶之上;烘烤复数芯片与图案化黏胶;将核心黏胶材料填入复数芯片与芯片背面之间;将固定基底真空连接至一面板圆片上的核心黏胶材料与复数芯片;预烘烤具有固定基底的核心黏胶材料;分离图案化黏胶与黏附至固定基底的复数芯片;清洁面板圆片上的该复数芯片(清洁芯片表面上的图案化黏胶,以确保芯片表面上并无黏胶残留于其上)。
在下列叙述中,各式特定细节是用以提供本发明实施例的通盘了解。本发明将配合其较佳实施例与附图详述于下,应理解者为本发明中所有的较佳实施例仅为例示之用,并非用以限制本发明。本领域技术人员亦应理解,本发明的实施不须一或多特定细节,或其它特定方法、组件或材料等。
在圆片级封装工艺中,复数芯片可利用具有精细对位功能(finealignment function)及高准确度(未显示)的挑选与置放系统(pick and placesystem)重布。已磨圆片(lapped wafer)是分别分割成为复数芯片。利用挑选与置放臂(arm)的黏着端(attaching head)轻压与附着圆片的复数芯片,使芯片通过已处理圆片下的芯片弹出模组(die ejecting module)从已处理圆片弹开(flipping away)。然后,利用Y方向马达(Y-step motor)与X方向马达(X-step motor)可将复数芯片准确置放弹性材料上。挑选与置放系统可参考美国专利第10/842,959号,名称为「Manufacturing Tool for Wafer LevelPackage and Method ofPlacing Dies」,申请日为2004年5月10日,且其申请人与本发明申请人相同,在此提出一并作为参考。
参考图1,为根据本发明的已填入核心黏胶材料(core paste)16(较佳者为硅橡胶材料)的面板圆片(panel wafer)10的示意图。面板圆片10是指复数芯片(芯片)14连接至固定基底(fixed substrate)12上,且将核心黏胶材料16填入邻近芯片区域,并且将核心黏胶材料16与芯片14维持面向相同位置。再者,复数芯片14是利用面板连接系统(panel bonding system)连接于固定基底12。将芯片14置放于固定基底12之前,先将核心黏胶材料16利用网印方法(printing method)填入复数芯片14之间。核心黏胶材料16填入非芯片区域与芯片的背面,并且覆盖复数芯片的周围。复数芯片14是由核心黏胶材料16所覆盖,并且芯片14是将背面朝上(back-upwardly)(具有主动表面的芯片14),再连接至工具20。
本发明提供一种重布工具20。图2为根据本发明的具有对位图案(alignment patterns)21的工具20的俯视示意图。工具20包含具有对位图案21的基底(base substrate)22,并且对位图案21是于挑选与置放过程中用于精细对位(fine alignment),图案是以光罩工艺(photo mask process)所产生;工具20亦包含可分离黏着膜(separable adhesion film)24与图案化黏胶(patterned glues)26。复数图案化黏胶26配置于对位图案21上,并且排列于附着于基底22上的可分离黏着膜24。可分离黏着膜24形成于基底22上,并且复数黏胶26配置于可分离黏着膜24上,用以固定基底12上由核心黏胶材料16所覆盖的芯片14。本发明是用于芯片的重布。图案化黏胶26具有复数封闭路径(closed loops)且排列于一阵列(matrix)上,以形成对位图案。在一实施例中,可分离黏着膜24与图案化黏胶26是利用网印方法(printing method)附着至工具20上。在芯片14利用图案化黏胶26配置于工具20后,使用者可对芯片进行其它所需程序、测试或工艺。
在一实施例中,固定基底12的材料包含玻璃、硅、陶瓷、石英、金属、合金(金属)或印刷电路板(Print Circuit Board,PCB)。再者,合金金属较佳的是由镍铁合金的合金42所组成,其具有合适的热膨胀系数而可配置于小型电子电路中的硅芯片,并且合金42包含镍42%与铁58%。在一实施例中,核心黏胶材料16的材料包含弹性材料、硅橡胶、硅树脂、丙烯酸橡胶、弹性聚氨脂(elastic polyurethane,elastic PU)或多孔聚氨脂(porouspolyurethane,porous PU)。应可理解,本发明所述的材料仅用以说明本发明,而并非用以限定本发明。
再者,图2中工具20的结构是利用激光射钻孔(drilled),以于每一芯片区域(孔28的尺寸小于芯片14的尺寸)中形成复数孔28。参考图3a,为根据本发明的具有孔28配置于每一芯片上的工具20结构的剖面示意图。图3b为根据本发明的不具孔的工具20结构的剖面示意图。
根据本发明的另一观点,上述可分离黏着膜24为可分离层(separablelayer)32,如图3b所示。
再者,可利用下文中所述的湿式分离法(wet separation method)而进行前述的分离步骤。参考图4,为根据本发明的结合面板圆片10与具有孔28的工具20及于溶剂中其间的交互作用的示意图。面板圆片10系配置于具有孔28的工具20上,换言之,由核心黏胶材料16所覆盖的芯片14配置于黏附至可分离黏着膜24上的图案化黏胶26。然后,将面板圆片10与工具20的结合物置放于一预定环境,以进行湿式分离法。在一实施例中,上述预定环境包含去离子水(DI water)溶液、黏胶溶解溶剂(gluesdissolving solvent)或其它各式可溶解黏胶26的溶剂。
再者,利用镭射钻孔的孔28可使溶剂或去离子水流入芯片14区域或芯片固定黏胶26,因而利用孔28增加图案化黏胶26与溶剂或去离子水间的交互作用,如图4所示。参考图5,为根据本发明的湿式分离法的示意图。然后,附着于固定基底12上的芯片14容易与基底22分离。根据前述步骤,即可完成湿式分离法,因此本发明提供较简易的分离方法。
本发明亦提供一种不具孔的工具20,如图3b所示。再者,上述结构可节省进行钻孔与清洁孔的时间,且可降低分离可分离黏着膜24的成本。因此,本发明亦可提供上述工具的使用寿命。
根据本发明的另一观点,上述可分离黏着膜24可为一可分离胶带(separable tape)42,如图6a、6b、6c所示。本发明亦可利用干式分离法进行分离步骤,并且干式分离法还包含一撕除(tearing)步骤与一去除可分离胶带(de-taping)步骤,如下文中所述。
参考图6a,为根据本发明的将可分离胶带42贴附至工具20的基底22的示意图。于可分离胶带42贴附至基底22时,图案化黏胶44是网印至可分离胶带42,如图6b、6c所示。图6b、6c分别表示根据本发明的具有可分离膜与图案化黏胶的工具的剖面与俯视示意图。图案化黏胶26是用以固定由核心黏胶材料16所覆盖的芯片14,如图1所示。
在一实施例中,基底22的材料包含玻璃、硅、陶瓷、石英、金属、合金或印刷电路板(PCB)(其中以玻璃材料为较佳)。可分离膜24的材料包含修饰过(modify)的环氧树脂(epoxy resin)与硅土料(silica pigment)。图案化黏胶26的材料包含丙烯酸聚合物(acrylic polymer)、硅(silicone)或聚酯(PET保护膜)。图案化黏胶26的材料包含密封胶(sealing glue)、水溶胶(watersoluble glue)、可重复使用的紫外光溶胶(re-workable UV glue)或高温蜡(high melting point wax)。
再者,本发明所述的干式分离法请参考图7与图8所示。图7为根据本发明的干式分离方法的撕除(tearing)步骤的示意图。可分离胶带42是利用人工或机械方式(黏着边)黏附至基底22上,然后图案化黏胶26利用模版印刷法(stencil printing method)形成于可分离胶带42上。然后,参考图8,为根据本发明干式分离法去除可分离胶带(de-taping)步骤的示意图。核心黏胶材料16由固定基底12的边缘进行分离,以避免当进行去除可分离胶带步骤时核心黏胶材料16与固定基底12的拉力(peeling)。接着,将可分离胶带42与由图案化黏胶26所覆盖的芯片14分离。于去除可分离胶带步骤的后,利用一溶剂清洁图案化黏胶26。根据上述步骤,即可完成干式分离法。另一方面,干式分离法不需使用溶剂溶解固定芯片14的图案化黏胶26,因此可降低网印可分离层的成本。再者,干式分离法更可简化工艺及缩短工艺循环时间。
参考图9,为根据本发明的芯片重布方法的流程示意图。本发明提供一种芯片重布方法,如图9所示。在步骤100,将精细对位图案(finealignment patterns)(由光罩工艺所形成)配置于基底22的上。在步骤101,将可分离黏着膜24黏附至基底22。在步骤102,复数图案化黏胶26配置于可分离黏着层24,以形成工具20。然后,在步骤103,复数芯片14是利用连接图案化黏胶26的主动表面连接至工具20。在步骤104,烘烤图案化黏胶26与芯片14。在步骤105,核心黏胶材料16是填充于复数芯片14之间,并且芯片14是由核心黏胶材料16所覆盖。在步骤106,固定基底12连接至具有所需厚度的核心黏胶材料16。然后,在步骤107,核心黏胶材料16与固定基底12及工具20进行真空热预烘烤(vacuum heatpre-heating)。
接下来,具有对位图案26的可分离黏着膜24与连接至基底12的复数芯片是分别利用干式或湿式分离法进行分离,如步骤108。执行清洁步骤,用以移除芯片上残留的黏胶(较佳的,用以清洁面板圆片上的残留物),如步骤109。
根据本发明的观点,可分离黏着膜24可为一可分离层32或一可分离胶带42。在一较佳实施例,于烘烤步骤中利用具有可分离层32的工具20,将具有图案化黏胶26的复数芯片14于约130℃-170℃下烘烤30分。在本发明中,由于核心黏胶材料16的正常烘烤条件是于150℃下烘烤一小时,因此本发明所述的可分离层32可承受更高温度至170℃,且并不会改变其性质。在可分离胶带的实施例中,烘烤温度约为110℃-150℃下烘烤30分。在一实施例中,于分离步骤前烘烤的步骤,核心黏胶材料16与复数芯片14是于80℃-120℃下烘烤90分以进行预烘烤。
应可理解,上述烘烤步骤的温度与时间仅用以说明本发明,并非用以限定本发明。烘烤步骤的温度与时间亦可根据不同材料或不同条件的需求而作变动。再者,分离步骤可利用湿式分离法或干式分离法完成,并且干式分离法还包含一撕除步骤与一去除可分离胶带步骤。
在此,根据本发明的观点,本发明可降低工艺成本且可缩短制造时间。再者,本发明可增进工具的使用寿命,并且简化工艺。因此,本发明所揭露的工具可提供公知技术所无法预期的功效,且可解决工具短使用寿命与高成本的问题。本发明可应用至圆片或面板产业,亦可应用与润饰至其它相关应用。例如,封装中的多重芯片封装与系统亦可使用本发明的方法,以降低成本与工艺。
本发明以较佳实施例说明如上,然其并非用以限定本发明所主张的权利要求范围。其专利保护范围当视申请的权利要求范围及其等同领域而定。本领域技术人员,在不脱离本申请精神或范围内,所作的更动或润饰,均属于本发明所揭示精神下所完成的等效改变或设计,且应包含在申请的权利要求范围内。
Claims (10)
1.一种芯片重布的工具结构,其特征在于,包含:
一基底具有对位图案;
一可分离黏着膜形成于该基底之上;以及
复数图案化黏胶配置于该可分离黏着层,用以固定复数芯片;
其中该复数芯片利用附着至黏胶的主动表面重布且附着至该复数图案化黏胶,该复数芯片利用核心黏胶材料覆盖该邻近芯片与该芯片背面之间,一固定基底真空连接该核心黏胶材料与该复数芯片且烘烤,以形成一面板圆片。
2.如权利要求1所述的芯片重布的工具结构,其特征在于,其中该图案化黏胶利用网印方法以形成于该可分离黏着膜之上;该图案化黏胶的材料包含密封胶、水溶胶、可重复使用的紫外光溶胶或高温蜡。
3.如权利要求1所述的芯片重布的工具结构,其特征在于,其中该工具结构包含复数孔形成于该基底内;该基底的材料包含玻璃、硅、陶瓷、石英、金属、金属合金或印刷电路板。
4.如权利要求1所述的芯片重布的工具结构,其特征在于,其中该可分离黏着层膜包含一可分离层或一可分离胶带,该可分离层的材料包含环氧树脂或硅土料,该可分离胶带的材料包含丙烯酸聚合物、硅或聚酯。
5.如权利要求1所述的芯片重布的工具结构,其特征在于,其中该核心黏胶材料的材料包含弹性材料、硅橡胶、硅树脂、丙烯酸橡胶、弹性聚氨脂或多孔聚氨脂。
6.一种芯片重布的方法,其特征在于,包含:
配置对位图案于一基底之上;
将一可分离黏着膜附着至该基底;
将图案化黏胶配置于该基底上的该可分离黏着膜;
贴附复数芯片于该图案化黏胶之上;
烘烤该复数芯片与该图案化黏胶;
将核心黏胶材料填入该复数芯片与该芯片背面之间;
将一固定基底真空连接至一面板圆片上的该核心黏胶材料与该复数芯片;
预烘烤具有该固定基底的该核心黏胶材料;
分离该图案化黏胶与黏附至该固定基底的该复数芯片;以及
清洁该面板圆片上的该复数芯片。
7.如权利要求6所述的芯片重布的方法,其特征在于,其中该可分离黏着膜包含一可分离层或一可分离胶带;当该可分离黏着膜为具有该图案化黏胶的该可分离层时,于该烘烤步骤中将该复数芯片于约130-170℃下烘烤30分;当该可分离黏着膜为具有图案黏胶的该可分离胶带时,于该烘烤步骤中将该复数芯片于约110-150℃下烘烤30分。
8.如权利要求6所述的芯片重布的方法,其特征在于,其中于该烘烤步骤后,将该核心黏胶材料、该复数芯片与该基底于80-120℃下烘烤90分。
9.如权利要求6所述的芯片重布的方法,其特征在于,其中该分离步骤包含一湿式分离法,该湿式分离法利用置放于一预定环境中进行,其中该预定环境包含去离子水溶液、黏胶溶解溶剂或其它各式可溶解该黏胶的溶剂。
10.如权利要求6所述的芯片重布的方法,其特征在于,其中该分离步骤包含一干式分离法,该干式分离方法还包含一撕除步骤与一去除可离离胶带步骤。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/609,944 US20080142939A1 (en) | 2006-12-13 | 2006-12-13 | Tools structure for chip redistribution and method of the same |
US11/609,944 | 2006-12-13 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101202234A true CN101202234A (zh) | 2008-06-18 |
Family
ID=39517302
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2007101966067A Pending CN101202234A (zh) | 2006-12-13 | 2007-11-29 | 芯片重布工具结构及其方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20080142939A1 (zh) |
CN (1) | CN101202234A (zh) |
TW (1) | TWI363405B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI571949B (zh) | 2013-01-10 | 2017-02-21 | 晶元光電股份有限公司 | 半導體元件翻轉裝置 |
-
2006
- 2006-12-13 US US11/609,944 patent/US20080142939A1/en not_active Abandoned
-
2007
- 2007-11-12 TW TW096142759A patent/TWI363405B/zh not_active IP Right Cessation
- 2007-11-29 CN CNA2007101966067A patent/CN101202234A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
TW200826251A (en) | 2008-06-16 |
US20080142939A1 (en) | 2008-06-19 |
TWI363405B (en) | 2012-05-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100759679B1 (ko) | 서포트 플레이트, 서포트 플레이트의 박리장치 및 박리방법 | |
CN100413044C (zh) | 晶圆级芯片尺寸封装的填胶结构及其方法 | |
US5776799A (en) | Lead-on-chip type semiconductor chip package using an adhesive deposited on chip active surfaces at a wafer level and method for manufacturing same | |
CN1054437C (zh) | 微机械器件的制造方法 | |
KR100759687B1 (ko) | 기판의 박판화 방법 및 회로소자의 제조방법 | |
JP5537515B2 (ja) | 積層型半導体装置の製造方法と製造装置 | |
KR100618213B1 (ko) | 반도체 장치 및 그 제조 방법 | |
WO1996036992A1 (en) | Semiconductor device and its manufacture | |
JP2002118081A5 (zh) | ||
CN101244613B (zh) | 保护晶片正面结构及进行晶片切割的方法 | |
JP2004219964A (ja) | 画素制御素子の選択転写方法、及び、画素制御素子の選択転写方法に使用される画素制御素子の実装装置 | |
CN101202234A (zh) | 芯片重布工具结构及其方法 | |
CN111599743A (zh) | 复合式胶膜结合通孔玻璃载板结构生产晶圆的方法 | |
JPS6222439A (ja) | ウエ−ハ保護テ−プ | |
JP2007180252A (ja) | 半導体装置の製造方法 | |
JP4095047B2 (ja) | ウエハレベルパッケージのチップ配置方法 | |
CN100530572C (zh) | 晶片级封装的方法 | |
CN100550310C (zh) | 晶片切割的方法 | |
JP2003094295A (ja) | 半導体ウエーハ研削方法、半導体ウエーハおよび半導体ウエーハの表面保護材料 | |
JP2001267342A (ja) | 半導体装置の製造方法 | |
CN214753690U (zh) | 一种转移载板 | |
JP2012054331A (ja) | 固体撮像装置の製造方法 | |
JP2004253628A (ja) | 半導体装置の製造方法 | |
KR20100093356A (ko) | 퓨즈박스를 구비한 반도체 장치의 제조방법 | |
JP2009170470A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |